JPS6261158A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］。

本発明は、フーリエ変換を実行するデータ処理装置に関
する。

［発明の技術的背景とその問題点］ フーリエ変換が、様々な周波数成分を有する信号の処理
に重要であることは今更言及するに及ばないが、このフ
ーリエ変換を実行するにあたり、従来、ラフ１〜ウエア
上の問題を解決するためにＦＦＴ　（Ｆａｓｔ　Ｆｏｕ
ｒｉｅｒ　丁ｒａｎｓｆｏｒｍ）が用いられテキた。こ
のＦＦＴによればフーリエ変換に要する乗算回数を１０
！；］　Ｎ／Ｎ　（Ｎはデータ個数）に短縮することが
できる。

しかしながら、近年加算器と同等の演算速度の乗算器が
開発され、演算時間に関する従来の問題点はほとんどな
くなってきている。

むしろ、ＦＦＴの大きな欠点として２１個のデータしか
取り扱えないことが挙げられ、一般に例えばＸ線画＠処
理装置等では対象とする解析範囲が任意であり、２Ｈ個
のデータ数とは限られない。

また、ＦＦＴではバタフライ、ビット逆順回路等の煩雑
な回路構成を要するという欠点もあった。

［発明の目的］ 本発明は上記事情に鑑みて成されたものであり、任意デ
ータ数を取り扱うことができ、しかも比較的簡易な構成
でフーリエ変換を行うことができるデータ処理装置を提
供することを目的とするものである。

［発明の概要］ 上記目的を達成するための本発明の概要は、ｊ−゛−タ
系列Ｄｒ　　（ｒはデー、夕番号、ｉ＝０．１．２゜・
・・、Ｎ−１）を蓄積し、かつ、少なくともこのデータ
系列ＤｉをＮ回出力する第１のメモリと、一周期をＮ等
分した余弦値ｃｏｓ（２πｉ／Ｎ）、正弦値ｓｉｎ（２
πｉ／Ｎ＞を蓄積する第２のメモリと、前記データ番号
ｉ及びこの番号ｉがＮ−１に達する毎に更新されるパラ
メータｎに基づいて、ＮＷ分された前記余弦値又は正弦
値を（ｎ−１）個ｄ３きに読み出し指定することにより
前記第２のメモリよりｃｏｓ（２ｙｒ　−ｎ　ｉ　／Ｎ
）又はｓｉｎ（２７ｒ　−ｎ　ｉ／Ｎ）を読み出す読出
制御手段と、前記第１．第又は、 パラメータｎを少なくともＮ／２まで更新させる問に亘
って前記演算を繰り返し実行する演算手段とを有し、デ
ータ系列Ｄｉにフーリエ変換を実行してデータ処理を行
うことを特徴とするものである。

［発明の実施例］ 先ず、本発明の原理について説明する。

ディジタルフーリエ変換の本質は、下記のフーリエ板数
展開の一般式で与えられる。即ち、基本周波数ｆｏ＝１
とすれば、フーリエ余弦変換はＣ（１）〜Ｃ（Ｎ／２）
で与えられ、フーリエ正弦変換はＳこの仙に直流成分を
加えて一般的には表現される。

ところで、Ｃ（１）の余弦の値ｃｏｓ（２π１／Ｎ）を
基本周波とすれば、Ｃ（２）の余弦ｃｏｓ（２π・２１
７・Ｎ）は第２高調波となり、一般にＣ（ｎ）の余弦ｃ
ｏｓ（２π・ｎｉ／Ｎ）は第ｎ高調波となっている。

尚、５（１）、　、５（２）、　”・、　５（ｎ）　、
−３（Ｎ／２）の正弦の値の関係も同様である。

ここで、余弦の基本周波ｃｏｓ（２Ｔｃｉ／Ｎ）と第２
高調波ｃｏｓ　（２π・２ｉ／Ｎ）との関係を第１図を
参照して説明する。同図において、基本周波Ｃ０５（２
πｉ／Ｎ＞上の各点は、一周期をＮ等分１・Ｃプロット
した余弦値を示している。そして、同図における第２高
調波ｃｏｓ（２π・２ｉ／Ｎ）Ｊ二の各点は、前記基本
周波ｃｏｓ（２πｉ／Ｎ）上の余弦（１１１を一つおき
に取り出した関係となっている。

上記の関係は第３高調波、第４高調波等にも適用され、
一般に第日高調波の余弦値は基本周波の余弦値を（ｎ−
１）個おきに取り出すことにより構成される。また、こ
のことは正弦の基本周波ｓｉｎ（２πｉ／Ｎ＞と正弦の
第ｎ高調波ｓｉｎ（２７ｒ　−ｎｉ　、／　Ｎ　）との
関係にも成立する。

そこで、本発明ではデータ系列Ｄｉにフーリエ変換及び
フーリエ正弦変換を実行するにあたり、前記データ系列
Ｄｉを第１のメモリに蓄積すると共に、一周期をＮ等分
した余弦値ｃｏｓ（２πｉ／Ｎ）、正弦値ｓｉｎ（２π
ｉ／Ｎ）を第２のメモリに記憶するように構成している
。そして、データ系列Ｄ１に基本周波の余弦値又は正弦
値を乗算する際には、第２のメモリによりデータ番号ｉ
に対応した余弦値、正弦値を順次出力し、第ｎ高調波の
余弦値又は正弦値を乗算する際には第２のメモリ内の余
弦値又は正弦値を（ｎ−１）個おきに読み出すように制
御している。そして、余弦、正弦に関する乗算値を累積
加算することによりフーリエ変換を実行するようになっ
ている。

次に、上記原理に則った本発明の一実施例を図面を参照
して説明する。

第２図は、本実施例装置のブロック図である。

同図において、第１のメモリ１はフーリエ変換の対象と
なるデータ系列Ｄｉ　（ｉはデータ番号で、ｉ＝ｏ、１
．・・・、Ｎ−１）を記憶するものである。

この第１のメモリ１は、データ番号ｉに対応したデータ
を順次出力すると共に、少なくともデータ系列ＤｉをＮ
回（フーリエ余弦変換、フーリエ正弦変換に対してＮ／
２回づつ）出力できるようになっている。

第２のメモリ２は、第１図に示す基本周波の一周期をＮ
等分した余弦値ｃｏｓ（２πｉ／Ｎ）を蓄積すると共に
、同様な正弦値ｓｉｎ（２πｉ／Ｎ）を蓄積している。

そして、この第２のメモリ２は、Ｎ等分した余弦値、正
弦値の番号ｉと同一番号のアドレスｌに対応付けて前記
余弦値、正弦値を記憶している。

即ち、余弦値に関しては下記の表１に示すようになって
いる。

（以下余白） 表１ また、正弦値に関しては下記の表２に示すようになって
いる。

表２ 読出制御手段３は、ホストコントローラ４とメモリアド
レスコントローラ５とから構成されている。ホストコン
トローラ４は、前記データ番＠ｉとパラメータｎとを出
力するようになっている。

そして、ホストコントローラ４は、前記番号ｉとしてＯ
からＮ−１まで順次出力すると共に、番号ｉがＮ−１ま
で達する毎に前記パラメータｎを１つ更新して再度番号
ｉを出力する動作を繰り返すようになっている。尚、パ
ラメータｎの値は少なくともＮ／２まで更新されるよう
になっている。

尚、ホストコントローラ４からの番号ｉは第１のメモリ
１に出力され。第１のメモリ１内のデータ系列Ｄｉのう
ちデータ番号ｉに対応するデータを読み出し制御するよ
うになっている。また、ホストコントローラ４からの番
＠ｉ及びパラルータｎは、メモリアドレスコントローラ
５に出力され、ここでのアドレスｌの指定に供するよう
なっている。

前記メモリアドレスコントローラ５は、ホス１〜コント
ローラ４からの番＠ｉ、パラメータｎを入力し、第２の
メモリ２に対するアドレスＪを決定するものでおる。こ
のメモリアドレスコントローラ５は、 ｍｏｄ　　［ｎ　　−ｉ／Ｎ　コ　＝ｆ　　　　　　　
−（１１の演算を行って前記アドレス１を決定する。尚
、ではｎ−ｉ／Ｎの余剰整数を意味する。このアドレス
１の指定によって表１又は表２に示す対応する余弦値ｃ
ｏｓ（２πｉ／Ｎ＞又は正弦値ｓｉｎ（２ｙｒｉ／Ｎ）
が第２のメモリ２より読み出されるようになっている。

演算手段であるアキュームレータ６は、前記第１；σ 又は、 の演算を実行するものである。

以上のように構成された実施例装置の作用について、第
３図をも参照に加えて説明する。

先ず、データ系列Ｄｉに対するフーリエ余弦変換につい
て説明する。

ホストコントローラ４からは、第３図に示すようなタイ
ミングでパラメータｎとデータ番号ｉが出力される。パ
ラメータｎは少なくとも１〜Ｎ／２まで変化し、各パラ
メータｎが出力されている間に亘ってデータ番号ｉが０
−Ｎ−１まで変化して出力される。換言すれば、データ
番号ｉがＮ−１に達する毎にパラメータｎが１つ更新さ
れ、パラメータｎがＮ／２になるまで繰り返し実行され
る。

このホストコントローラ４からのデータ番号ｉは、第１
のメモリ１の読み出し信号として供され、第１のメモリ
１内のデータ系列Ｄｉのうちデータ番号ｉに対応したデ
ータＤｏ　、Ｄｌ、・・・、Ｄｏ−１が順次出力され、
データ系列ＤｉとしてＮ／２回出力されることになる。

一方、前記ホストコントローラ４からのデータ番号ｉ及
びパラメータｎは、アドレスコントローラ５に出力され
、このアドレスコントローラ５において第２のメモリ２
の読み出しアドレスでの決定に供されることなる。

アドレスコントローラ５は、前述した式（１）の演算を
実行してアドレス１を決定する。そして、このアドレス
１に基づき前述した表１に示す関係に従って、第２のメ
モリ２内にＮ分割されて記憶されている余弦値ｃｏｓ（
２πｉ／Ｎ）を読み出すことになる。

データ番号ｉ、アドレスで及び第２のメモリ２の出力の
関係を各パラメータｎ毎に示すと下記の表のようになる
。

（以下余白） ｎ＝Ｎ／２のときは（Ｎを偶数とする例）、上記の表よ
り分かるように、アドレスｌの指定によって第２のメモ
リ２より読み出される余弦値は、ｎ＝１のときは第２の
メモリ２内の余弦値か連続して読み出され、ｎ−２のと
きは１つのおきに読み出され、ｎ＝３のときは２つおき
に読み出されることになり、つまりパラメータｎに応じ
た第２のメモリ２より（ｎ−１）個おきに余弦値が読み
出されて第ｎ高調波の余弦値のザンプル値であるｃｏｓ
（２π・ｎｉ／Ｎ）を与えることになる。

そして、アキュームレータ６では第３図に示すようなア
キュームレートタイミングで第１．第２のメモリの出力
の積和〈アキュームレート）を１１い、前記式（２）の
演算を実行する。これをパラメータｎが１〜Ｎ／２に亘
る間において、繰り返し実行することにより、第３図に
示すタイミングでＣ（１）、　Ｃ（２）、・・・、　Ｃ
（Ｎ／２）が波線され、結局大前述したフーリエ余弦変
換が実行されることになる。

尚、フーリエ正弦変換についても上述したフーリエ余弦
変換と同様にして行うことができるため、その説明は省
略する。

以上のようにしてフーリエ余弦変換及びフーリエ正弦変
換を実行することにより、データ系列Ｄｉに対するフー
リエ変換が完了することになる。

ここで、本実施例装置ではデータ個数Ｎを任意にとるこ
とがでるため、従来のＦＦＴのようにデータ個数が２１
個に固定されることなく任意データ数を取り扱うことが
できる。また、アドレスコントローラ５において前記式
（１）の演算を実行してアドレス１を決定することによ
り、第２のメモリ２から（ｎ−１）個おきに余弦値又は
正弦値を読み出す制御を簡易かつ確実に行うことができ
る。

尚、本発明は上記実施例に限定されるものではなく、本
発明の要旨の範囲内で種々の変形実施が可能である。例
えば、読出制御手段３の構成は、必ずしも式（１）の演
算によりアドレス決定を行うものに限らず、第２のメモ
リ２より余弦値又は正弦値を（ｎ−１）個あきに読み出
すことができる種々の構成を採用し得る。

し発明の効果］ 以上詳述したように、本発明によれば任意データ個数を
取り扱いながらデータにフーリエ変換を実行することが
でき、しかも複雑な回路構成を要しないデータ処理装置
を提供することができる。

【図面の簡単な説明】

第１図は基本周波と第２高調波との関係を説明する概略
説明図、第２図は本発明の一実施例装置のブロック図、
第３図はフーリエ変換実行のタイミングを示すタイミン
グチャートである。 １・・・第１のメモリ、２・・・第２メモリ、３・・・
読出制御手段、６・・・演算手段。

Claims (1)

1. 【特許請求の範囲】 １）データ系列Ｄｉ（ｉはデータ番号、ｉ＝０、１、２
   、・・・、Ｎ−１）を蓄積し、かつ、少なくともこのデ
   ータ系列ＤｉをＮ回出力する第１のメモリと、一周期を
   Ｎ等分した余弦値ｃｏｓ（２πｉ／Ｎ）正弦値ｓｉｎ（
   ２πｉ／Ｎ）を蓄積する第２のメモリと、前記データ番
   号ｉ及びこの番号ｉがＮ−１に達する毎に更新されるパ
   ラメータｎに基づいて、Ｎ等分された前記余弦値又は正
   弦値を（ｎ−１）個おきに読み出し指定することにより
   前記第２のメモリよりｃｏｓ（２π・ｎｉ／Ｎ）又はｓ
   ｉｎ（２π・ｎｉ／Ｎ）を読み出す読出制御手段と、前
   記第１、第２のメモリの出力を入力し、 Σ＾Ｎ＾−＾１＿ｉ＿＝＿０Ｄｉ−ｃｏｓ（２π・ｎｉ
   ／Ｎ）又は、 Σ＾Ｎ＾−＾１＿ｉ＿＝＿０Ｄｉ・ｓｉｎ（２π・ｎｉ
   ／Ｎ）の演算を行うと共に、余弦、正弦それぞれに対し
   てパラメータｎを少なくともＮ／２まで更新させる間に
   亘って前記演算を繰り返し実行する演算手段とを有し、
   データ系列Ｄｉにフーリエ変換を実行してデータ処理を
   行うことを特徴とするデータ処理装置。 （２）第２のメモリは、Ｎ等分した余弦値ｃｏｓ（２π
   ｉ／Ｎ）、正弦値ｓｉｎ（２πｉ／Ｎ）の番号ｉと同一
   番号のアドレスｌに対応付けて前記余弦値、正弦値を記
   憶するものであり、前記読出制御手段はｍｏｄ（ｎ・ｉ
   ／Ｎ）＝ｌの演算（ｌはｎ・ｉ／Ｎの余剰整数を意味す
   る）を実行して読み出しアドレスｌを指定するものであ
   る特許請求の範囲第１項に記載のデータ処理装置。