JPS6257450U - - Google Patents

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JPS6257450U
JPS6257450U JP1985147741U JP14774185U JPS6257450U JP S6257450 U JPS6257450 U JP S6257450U JP 1985147741 U JP1985147741 U JP 1985147741U JP 14774185 U JP14774185 U JP 14774185U JP S6257450 U JPS6257450 U JP S6257450U
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JP
Japan
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parallel
circuit
serial
constituent
output
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JP1985147741U
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  • Bidirectional Digital Transmission (AREA)
  • Dc Digital Transmission (AREA)
  • Maintenance And Management Of Digital Transmission (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Description

【図面の簡単な説明】
第１図は、本考案の一実施例を示す自己試験装
置の構成図、第２図は第１図の動作タイムチヤー
ト、第３図は従来の折返しコネクタによる実施例
を示す図、第４図は、従来の端末装置相当の試験
装置による実施例を示す図である。 １：受信回路、２：直一並列変換回路、３：バ
ツフア記憶回路、４：入出力制御回路、５：並一
直列変換回路、６：送信回路、７：端末装置、２
１：送信データ、２２：受信データ、２３：モノ
ステーブル設定時間、４１：端末装置、４２：端
末相当試験装置、４３：送信データ、４９：受信
データ。

Claims (1)

    【実用新案登録請求の範囲】
  1. 半二重かつ直列伝送方式を採る端末装置に接続
    して折返し試験を行うための受信・送信回路を有
    する自己試験装置において、受信した直列構成符
    号を符号単位の並列構成符号に変換する直一並列
    変換回路と、変換された前記並列構成符号を順次
    記憶出力するバツフア記憶回路と、前記バツフア
    記憶回路の入出力を制御する入出力制御回路と、
    前記バツフア回路の並列構成符号出力を直列構成
    符号に変換する並一直列変換回路とを有し、前記
    端末装置の出力信号を、設定された一定時間遅延
    させ、かつ連続的に前後関係、相対的なタイミン
    グを変えることなく折返して入力信号とすること
    を特徴とする自己試験装置。
JP1985147741U 1985-09-27 1985-09-27 Pending JPS6257450U (ja)

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JP1985147741U JPS6257450U (ja) 1985-09-27 1985-09-27

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JPS6257450U true JPS6257450U (ja) 1987-04-09

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Family Applications (1)

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JP1985147741U Pending JPS6257450U (ja) 1985-09-27 1985-09-27

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006264890A (ja) * 2005-03-24 2006-10-05 Toshiba Elevator Co Ltd エレベータ制御システムの自己診断装置
JP2016110390A (ja) * 2014-12-05 2016-06-20 日本無線株式会社 パラレル通信機器およびパラレル通信方法
WO2020174631A1 (ja) * 2019-02-27 2020-09-03 三菱電機ビルテクノサービス株式会社 エレベーターの信号を変換する機能を備えたインターフェース装置

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WO2020174631A1 (ja) * 2019-02-27 2020-09-03 三菱電機ビルテクノサービス株式会社 エレベーターの信号を変換する機能を備えたインターフェース装置
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