JPS625314B2 - - Google Patents
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Description
【発明の詳細な説明】
この発明は、タイマ、アラーム、時報等のよう
な報知機能を備えた電子時計に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an electronic watch equipped with notification functions such as a timer, an alarm, and a time signal.
最近、電子時計は多機能化が進み、時間を設定
し、その時間経過後、音で報音するタイマ機能、
時刻を設定し、その時刻に報音するアラーム機
能、正時毎に報音する時報機能等を備えたものが
種々製品化されている。 Recently, electronic watches have become more and more multi-functional.
Various products have been commercialized that have an alarm function that sets a time and sounds a sound at that time, a time signal function that sounds a sound every hour on the hour, etc.
しかして、報知機能付電子時計においては、報
知時刻を報知させる手段として、音以外に表示に
よつて行うようにしたものがあり、報知時刻に到
つたことを明示する表示体を設け、この表示体を
点灯させたり、点滅させたりしている。しかし、
単に、上記表示体を点灯させたり、点滅させたり
する報知の仕方では、視覚的に訴える効果が低
く、表示を見逃すおそれがある。また、光学的表
示手段として液晶やエレクトロクロミツクス素子
で構成しているものにおいては、表示が単調とな
る欠点があつた。また、複数のアラーム時刻を記
憶出来、夫々のアラーム時刻に報知する電子時計
も知られているが、報知がなされた時、どのアラ
ーム時刻に一致したのかを知ることが出来なかつ
た。 However, some electronic watches with a notification function use a display in addition to sound as a means of notifying the notification time. The body lights up or flashes. but,
If the notification method is simply to turn on or blink the display, the visually appealing effect is low, and there is a risk that the display may be missed. Furthermore, optical display means constructed of liquid crystal or electrochromic elements have the disadvantage that the display becomes monotonous. Furthermore, although electronic clocks that can store a plurality of alarm times and notify each alarm time are known, it is not possible to know which alarm time the alarm time corresponds to when the notification is made.
この発明は、上記事情に鑑みてなされたもの
で、その目的とするところは、複数の報知機能を
備えた電子時計において、報知を時刻表示全体を
利用して行わせることにより、報知時刻に到つた
ことを明確に知らせると共に、いずれの報知時刻
に到つたのかをも知らせるようにした電子時計を
提供することにある。 This invention was made in view of the above circumstances, and its purpose is to make a notification using the entire time display in an electronic watch equipped with multiple notification functions, so that the notification time is reached. To provide an electronic timepiece which not only clearly informs the user that the notification time has arrived, but also informs which notification time the notification time has arrived.
以下、この発明を図面に示す一実施例に基づい
て詳細に説明する。第1図は、この発明を適用し
たアラーム機能付電子時計の回路構成図である。
図において、符号1は基準周波数信号を発生する
発振回路であり、上記基準周波数信号は分周回路
2に与えられる。この分周回路2は上記基準周波
数信号に基づいて所定周波数信号及び1秒周期の
信号に分周するものであり、上記所定周波数信号
はタイミング発生回路3に与えられると共に、上
記1秒周期の信号は60進の秒計数回路4に与えら
れる。この秒計数回路4は1分毎に繰り上げ信号
を送出し、60進の分計数回路5に与える。この分
計数回路5で得られた分計数情報は、デコーダ6
及び7に供給されるほか、一致回路8及び9にも
供給される。また分計数回路5は1時間毎に繰り
上げ信号を送出し、60進の時計数回路10に与え
る。この時計数回路10で得られた時計数情報
は、デコーダ7に供給されるほか、一致回路8及
び9にも供給される。上記デコーダ6は分計数回
路5からの分計数情報を解読してこれに対応する
出力情報b0〜b59を送出し、表示制御回路11に
供給する。また、上記デコーダ7は分計数回路5
からの分計数情報及び時計数回路10からの時計
数情報を解読してこれらに対応する出力情報a0〜
a59を送出し表示制御回路11に供給する。上記
表示制御回路11にはタイミング信号発生回路3
から後述する3相のタイミング信号f1,f2,f3が
表示制御信号として与えられている。 Hereinafter, the present invention will be explained in detail based on an embodiment shown in the drawings. FIG. 1 is a circuit diagram of an electronic timepiece with an alarm function to which the present invention is applied.
In the figure, reference numeral 1 is an oscillation circuit that generates a reference frequency signal, and the reference frequency signal is applied to a frequency dividing circuit 2. This frequency dividing circuit 2 divides the frequency into a predetermined frequency signal and a signal with a period of 1 second based on the reference frequency signal, and the predetermined frequency signal is given to a timing generation circuit 3, and the signal with a period of 1 second is given to the sexagesimal seconds counting circuit 4. This second counting circuit 4 sends out a carry-up signal every minute and supplies it to a sexagesimal minute counting circuit 5. The minute counting information obtained by the minute counting circuit 5 is sent to the decoder 6
and 7, as well as matching circuits 8 and 9. Further, the minute counting circuit 5 sends out a carry-up signal every hour, and supplies it to the sexagesimal clock counting circuit 10. The clock information obtained by the clock circuit 10 is supplied to the decoder 7 as well as to the matching circuits 8 and 9. The decoder 6 decodes the minute counting information from the minute counting circuit 5 and outputs corresponding output information b 0 to b 59 to be supplied to the display control circuit 11 . The decoder 7 also includes a minute counting circuit 5.
The minute count information from the clock count circuit 10 and the clock count information from the clock count circuit 10 are decoded and the corresponding output information a 0 ~
a 59 is supplied to the sending display control circuit 11. The display control circuit 11 includes a timing signal generation circuit 3.
Three-phase timing signals f 1 , f 2 , f 3 , which will be described later, are provided as display control signals.
一方、上記一致回路7には第1のアラーム時刻
設定回路12を構成する分記憶部12a及び時記
憶部12bの出力情報が夫々供給されている。ま
た、上記一致回路8には第2のアラーム時刻設定
回路13を構成する分記憶部13a及び記憶部1
3bの出力情報が夫々供給されている。そして、
上記一致回路8は分計数回路5と分記憶部12a
との出力情報及び時計数回路10と時記憶部12
bとの出力情報が夫々一致したとき、一致信号c1
を送出し、表示制御回路11に与える。なお、上
記一致回路9は分計数回路5と分記憶部13aと
の出力情報及び時計数回路10と時記憶部13b
との出力情報が一致したとき、一致信号c2を送出
し、表示制御回路11に与える。上記一致信号
c1,c2は報音制御回路14に対しても与えられて
いる。この報音制御回路14は一致信号c1,c2の
何れか一方が与えられたとき、駆動信号を送出し
てブザー装置15からアラーム音を放音させる。 On the other hand, the matching circuit 7 is supplied with output information from the minute storage section 12a and hour storage section 12b, which constitute the first alarm time setting circuit 12, respectively. The matching circuit 8 also includes a minute storage section 13a and a storage section 1 constituting the second alarm time setting circuit 13.
The output information of 3b is supplied respectively. and,
The matching circuit 8 includes the minute counting circuit 5 and the minute storage section 12a.
Output information and clock count circuit 10 and time storage unit 12
When the output information with b matches each other, the match signal c 1
is sent out and given to the display control circuit 11. Note that the matching circuit 9 receives output information from the minute counting circuit 5 and the minute storage section 13a, and the output information from the clock counting circuit 10 and the hour storage section 13b.
When the output information matches, a match signal c2 is sent out and given to the display control circuit 11. The above match signal
c 1 and c 2 are also given to the alarm control circuit 14. This alarm control circuit 14 sends out a drive signal to cause the buzzer device 15 to emit an alarm sound when either one of the coincidence signals c 1 and c 2 is applied.
一方、符号Sは、外部操作スイツチであつて、
このスイツチSを操作することにより、ワンシヨ
ツト回路17からワンシヨツトパルスを出力さ
せ、表示モード切替用の3進カウンタ(計数値
“0”〜“2”)の内容を歩進させる。このカウン
タ18の計数値“0”信号は、通常時刻の表示指
定信号として、また計数値“1”及び“2”信号
は、デモストレーシヨンの表示指定信号として表
示制御回路11に夫々与えられる。この表示制御
回路11からは液晶駆動信号が送出され、時刻情
報を光学的に指針表示する液晶時刻表示部19に
供給される。 On the other hand, the symbol S is an externally operated switch,
By operating this switch S, a one-shot pulse is output from the one-shot circuit 17, and the contents of a ternary counter (count values "0" to "2") for display mode switching are incremented. The count value "0" signal of the counter 18 is given to the display control circuit 11 as a normal time display designation signal, and the count value "1" and "2" signals are respectively given to the display control circuit 11 as demonstration display designation signals. A liquid crystal drive signal is sent from the display control circuit 11 and supplied to a liquid crystal time display section 19 that optically displays time information as a pointer.
第2図は、時刻表示部19を構成する液晶電極
の配列状態を示した図である。すなわち、液晶電
極は、円形のセンタ表示体Cを中心として放射状
にかつ無間隔に60個の棒形内側表示素子群A0〜
A59を配列し、しかもこの内側表示素子群A0〜
A59の延長線上に60個の棒形外側表示素子群B0〜
B59を配列した構成となつている。 FIG. 2 is a diagram showing the arrangement of liquid crystal electrodes constituting the time display section 19. That is, the liquid crystal electrodes are arranged radially around the circular center display body C and arranged at random intervals in a group of 60 rod-shaped inner display elements A 0 -
A 59 is arranged, and this inner display element group A 0 ~
A group of 60 rod-shaped outer display elements B 0 ~ on the extension line of A 59
It consists of an array of B 59 .
第3図は上記タイミング信号f1,f2,f3の出力
波形図を示す。これらタイミング信号f1,f2,f3
は、デユーテイ1/2の1秒周期の信号であつて、
タイミング信号f2はタイミング信号f1よりも0.25
秒遅れて出力され、またタイミング信号f3はタイ
ミング信号f2よりも0.25秒遅れて出力される。 FIG. 3 shows an output waveform diagram of the timing signals f 1 , f 2 , f 3 . These timing signals f 1 , f 2 , f 3
is a signal with a duty of 1/2 and a period of 1 second, and
Timing signal f 2 is 0.25 less than timing signal f 1
The timing signal f3 is outputted with a delay of 0.25 seconds than the timing signal f2 .
第4図は、表示制御回路11及び時刻表示部1
9の回路構成図である。3進カウンタ18の計数
値“0”信号は、アンド回路20の一方の入力側
端子に与えられ、このアンド回路20の他方の入
力側端子にはナンド回路21の出力信号が与えら
れている。このナンド回路21の入力側端子には
一致信号c1及びc2が夫々与えられている。また、
3進カウンタ18の計数値“1”信号は、オア回
路22を介して3つのアンド回路23,24,2
5の一方の入力側端子にゲート制御信号として入
力される。上記アンド回路23の他方の入力側端
子には、タイミング信号f1が、またアンド回路2
4の他方の入力側端子には、タイミング信号f3
が、さらにアンド回路25の他方の入力側端子に
は、タイミング信号f2が夫々与えられている。ま
た、3進カウンタ18の計数値“2”信号は、オ
ア回路26を介して3つのアンド回路27,2
8,29の一方の入力側端子にゲート制御信号と
して入力される。このアンド回路27の他方の入
力側端子には、タイミング信号f1が、またアンド
回路28の他方の入力側端子には、タイミング信
号f2が、さらにアンド回路29の他方の入力側端
子には、タイミング信号f3がゲート制御信号とし
て与えられている。一方、デコーダ6からの出力
情報b0〜b59は、これに対応するアンド回路AN0
〜AN59の一方の入力側端子に夫々与えられる。
これら各アンド回路AN0〜AN59は、その一方の
入力側端子に上記アンド回路20の出力信号を受
けたとき、ゲート解除される。また、デコーダ7
からの出力情報a0〜a59は、これに対応するアン
ド回路AN′0〜AN′59の一方の入力側端子に与えら
れる。これら各アンド回路AN′0〜AN′59は、その
一方の入力側端子に上記アンド回路20の出力信
号を受けたときにゲート解除される。上記各アン
ド回路AN0〜AN59の出力信号は、対応するオア
回路OR0〜OR59の入力側端子に与えられ、また
上記各アンド回路AN′0〜AN′59の出力信号は、対
応するオア回路OR′0〜OR′59の入力側端子に与え
られる。上記アンド回路24の出力信号は、各オ
ア回路OR0〜OR59の入力側端子に、また上記ア
ンド回路25の出力信号は、各オア回路OR′0〜
OR′59の入力側端子に夫々与えられる。また、ア
ンド回路27の出力信号は、オア回路OR0〜
OR59のうち、オア回路OR0〜OR4,OR10〜
OR14,OR20〜OR24,OR30〜OR34,OR40〜
OR44,OR50〜OR54の入力側端子に与えられてい
ると共に、オア回路OR′0〜OR′59のうち、OR′5〜
OR′9,OR′15〜OR′19,OR′25〜OR′29,OR′35〜
OR′39,OR′45〜OR′49,OR′55〜OR′59の入力側端
子に与えられる。また、上記アンド回路29の出
力信号は、上記アンド回路27の出力信号が与え
られているものを除くオア回路OR5〜OR9………
………OR55〜OR59及びOR′0〜OR′4………………
OR′50〜OR′54の入力側端子に与えられる。上記
アンド回路20,23,28の出力信号はオア回
路OR″の入力側端子に一括して与えられる。ま
た、表示制御回路11には、上記各オア回路OR0
〜OR59,OR′0〜OR′59,OR″に対応する液晶駆動
回路M0〜M59,M′0〜M′59,M″が備えられてい
る。これら各液晶駆動回路M0〜M59,M′0〜
M′59,M″は、対応するオア回路の出力信号を受
けたとき、液晶駆動信号を送出する。この液晶駆
動回路M0〜M59から送出される液晶駆動信号は、
時刻表示部19における外側表示素子群B0〜B59
に与えられ、また液晶駆動回路M′0〜M′59から送
出される液晶駆動信号は、内側表示素子群A0〜
A59に与えられ、さらに液晶駆動回路M″から送出
される液晶駆動信号は、センタ表示体Cに与えら
れる。 FIG. 4 shows the display control circuit 11 and the time display section 1.
FIG. 9 is a circuit configuration diagram of No. 9. The count value "0" signal of the ternary counter 18 is applied to one input terminal of an AND circuit 20, and the output signal of the NAND circuit 21 is applied to the other input terminal of the AND circuit 20. Coincidence signals c 1 and c 2 are applied to the input terminals of this NAND circuit 21, respectively. Also,
The count value “1” signal of the ternary counter 18 is sent to three AND circuits 23, 24, 2 via an OR circuit 22.
5 as a gate control signal. The other input terminal of the AND circuit 23 receives the timing signal f1 , and the AND circuit 2
The other input side terminal of 4 has a timing signal f 3
However, the other input terminal of the AND circuit 25 is provided with a timing signal f 2 . Further, the count value “2” signal of the ternary counter 18 is sent to three AND circuits 27, 2 via an OR circuit 26.
The gate control signal is inputted to one input side terminal of terminals 8 and 29 as a gate control signal. The other input terminal of the AND circuit 27 receives the timing signal f 1 , the other input terminal of the AND circuit 28 receives the timing signal f 2 , and the other input terminal of the AND circuit 29 receives the timing signal f 1 . , a timing signal f3 is given as a gate control signal. On the other hand, the output information b 0 to b 59 from the decoder 6 is sent to the corresponding AND circuit AN 0
~AN 59 is given to one input side terminal, respectively.
When each of these AND circuits AN 0 to AN 59 receives the output signal of the AND circuit 20 at one of its input terminals, the gate is released. Also, decoder 7
The output information a 0 to a 59 is given to one input side terminal of the corresponding AND circuit AN' 0 to AN' 59 . Each of these AND circuits AN' 0 to AN' 59 is gated off when receiving the output signal of the AND circuit 20 at one of its input terminals. The output signals of the AND circuits AN 0 to AN 59 are applied to the input terminals of the corresponding OR circuits OR 0 to OR 59 , and the output signals of the AND circuits AN' 0 to AN' 59 are applied to the input terminals of the corresponding OR circuits OR 0 to OR 59 . It is applied to the input side terminals of OR circuits OR' 0 to OR' 59 . The output signal of the AND circuit 24 is applied to the input side terminal of each OR circuit OR 0 to OR 59 , and the output signal of the AND circuit 25 is applied to each OR circuit OR' 0 to
These signals are applied to the input side terminals of OR′ 59 , respectively. Further, the output signal of the AND circuit 27 is the OR circuit OR 0 ~
Out of OR 59 , OR circuit OR 0 ~ OR 4 , OR 10 ~
OR 14 , OR 20 ~ OR 24 , OR 30 ~ OR 34 , OR 40 ~
It is given to the input side terminals of OR 44 , OR 50 to OR 54 , and among the OR circuits OR' 0 to OR' 59 , OR' 5 to
OR′ 9 , OR′ 15 〜OR′ 19 , OR′ 25 〜OR′ 29 , OR′ 35 〜
It is given to the input side terminals of OR'39 , OR'45 to OR'49 , and OR'55 to OR'59 . Further, the output signal of the AND circuit 29 is the OR circuit OR circuits OR 5 to OR 9 except those to which the output signal of the AND circuit 27 is applied.
………OR 55 ~ OR 59 and OR′ 0 ~ OR′ 4 ……………
It is given to the input side terminals of OR' 50 to OR' 54 . The output signals of the AND circuits 20, 23, and 28 are collectively applied to the input side terminal of the OR circuit OR'' .
Liquid crystal drive circuits M 0 -M 59 , M ' 0 -M' 59 , M'' corresponding to -OR 59 , OR' 0 -OR' 59 , OR'' are provided. Each of these liquid crystal drive circuits M 0 to M 59 , M′ 0 to
M′ 59 , M″ send out a liquid crystal drive signal when receiving the output signal of the corresponding OR circuit. The liquid crystal drive signal sent from the liquid crystal drive circuits M 0 to M 59 is as follows:
Outer display element group B 0 to B 59 in time display section 19
The liquid crystal drive signals sent from the liquid crystal drive circuits M′ 0 to M′ 59 are applied to the inner display element groups A 0 to
A 59 and a liquid crystal driving signal sent from the liquid crystal driving circuit M'' are applied to the center display C.
次に、上記のように構成された電子時計の動作
について第5図〜第7図に示す表示状態を参照し
て説明する。まず、表示モード切替用の3進カウ
ンタ18の内容が“0”のときであつて、一致信
号c1,c2が共に出力されていないときには、アン
ド回路20は、カウンタ18の計数値“0”信号
及びノア回路21の出力信号とによつて出力が得
られ、アンド回路AN0〜AN59,AN′0〜AN′59をゲ
ート解除する。これによつてデコーダ6からの出
力情報b0〜b59とデコーダ7からの出力情報a0〜
a59はアンド回路AN0〜AN59,AN′0〜AN′59及び
オア回路OR0〜OR59,OR′0〜OR59を介して液晶
駆動回路M0〜M59,M′0〜M′59に与えられる。そ
して、例えば液晶駆動回路M′15,Ma,M′0から駆
動信号が出力されたときには、内側表示素子
A15,A0、外側表示素子B0が駆動され、第5図に
示すように、例えば現在時刻「3時00分」が光学
的に指針表示される。 Next, the operation of the electronic timepiece configured as described above will be explained with reference to the display states shown in FIGS. 5 to 7. First, when the content of the ternary counter 18 for display mode switching is "0" and both the coincidence signals c 1 and c 2 are not output, the AND circuit 20 changes the count value of the counter 18 to "0". `` signal and the output signal of NOR circuit 21 provide an output, which gates AND circuits AN 0 -AN 59 , AN' 0 -AN' 59 . As a result, output information b 0 to b 59 from decoder 6 and output information a 0 to b 59 from decoder 7
a59 is connected to the liquid crystal drive circuit M0 to M59 , M'0 to M via AND circuits AN0 to AN59 , AN'0 to AN'59 and OR circuits OR0 to OR59 , OR'0 to OR59 . '59 . For example, when a drive signal is output from the liquid crystal drive circuit M′ 15 , Ma, M′ 0 , the inner display element
A 15 , A 0 and the outer display element B 0 are driven, and as shown in FIG. 5, for example, the current time "3:00" is optically displayed on the hand.
しかして、一致回路8が第1のアラーム時刻設
定回路12のアラーム時刻に到達したことを検出
したときには、一致信号c1が出力され、表示制御
回路11のノア回路21に与えられると共に、オ
ア回路22を介してアンド回路23,24,25
に与えられる。これにより、アンド回路20は閉
成されると共にアンド回路23,24,25は開
成される。従つて、アンド回路23からはタイミ
ング信号f1、アンド回路24からはタイミング信
号f2、アンド回路25からはタイミング信号f3が
夫々出力される。そして、第3図に示すように、
最初の0〜0.25秒の間においては、タイミング信
号f1のみが出力され、オア回路OR″を介して液晶
駆動回路M″に与えられる。従つて、時刻表示部
19において、センタ表示体Cのみが駆動され、
第6図Aに示すように表示される。次に、0.25秒
〜0.5秒間においては、第3図に示すように、タ
イミング信号f1のほかに、タイミング信号f2が出
力される。このため、タイミング信号f1は上記と
同様、液晶駆動回路M″に与えられ、またタイミ
ング信号f2はオア回路OR′0〜OR′59を介して液晶
駆動回路M′0〜M′59に与えられる。従つて、時刻
表示部19において、センタ表示体Cのほかに、
内側表示素子群A0〜A59が駆動され、第6図Bに
示すように表示される。次に、0.5秒〜0.75秒間
においては、第3図に示すように、タイミング信
号f2のほかに、タイミング信号f3が出力される。
このため、タイミング信号f2は、上記と同様、液
晶表示回路M′0〜M′59に与えられ、また、タイミ
ング信号f3はオア回路OR0〜OR59を介して液晶表
示回路M0〜M59に与えられる。従つて、時刻表示
部19において、内側表示素子群A0〜A59及び外
側表示素子群B0〜B59が同時に駆動され、第6図
Cに示すように表示される。次に、0.75秒〜1秒
間においては、タイミング信号f2のみが出力され
る。従つて時刻表示部19において、外側表示素
子群B0〜B59が駆動され、第6図Dに示すように
表示される。このように、0.25秒毎に変化する表
示模様は1秒周期毎に繰り返されるから、あたか
も打上げ花火のような動的印象を与える。この表
示によつて第1のアラーム時刻に到達したことを
視覚的に明示することができる。一方、一致信号
c1の出力により、報音制御回路14はブザー装置
15を駆動してアラーム音を放音させ、アラーム
時刻に到達したことを聴覚的に明示する。 When the coincidence circuit 8 detects that the alarm time of the first alarm time setting circuit 12 has been reached, a coincidence signal c1 is outputted and applied to the NOR circuit 21 of the display control circuit 11, and the OR circuit AND circuits 23, 24, 25 via 22
given to. As a result, AND circuit 20 is closed, and AND circuits 23, 24, and 25 are opened. Therefore, the AND circuit 23 outputs the timing signal f 1 , the AND circuit 24 outputs the timing signal f 2 , and the AND circuit 25 outputs the timing signal f 3 . And, as shown in Figure 3,
During the first 0 to 0.25 seconds, only the timing signal f1 is output, and is applied to the liquid crystal drive circuit M'' via the OR circuit OR''. Therefore, in the time display section 19, only the center display body C is driven,
The screen is displayed as shown in FIG. 6A. Next, from 0.25 seconds to 0.5 seconds, as shown in FIG. 3, a timing signal f2 is output in addition to the timing signal f1 . Therefore, the timing signal f 1 is given to the liquid crystal drive circuit M'' in the same way as above, and the timing signal f 2 is given to the liquid crystal drive circuit M' 0 to M' 59 via the OR circuits OR' 0 to OR' 59 . Therefore, in the time display section 19, in addition to the center display C,
The inner display element groups A 0 to A 59 are driven to display the image as shown in FIG. 6B. Next, from 0.5 seconds to 0.75 seconds, as shown in FIG. 3, a timing signal f3 is output in addition to the timing signal f2 .
Therefore, the timing signal f 2 is given to the liquid crystal display circuits M' 0 to M' 59 in the same way as above, and the timing signal f 3 is given to the liquid crystal display circuits M 0 to M' 0 to M' 59 through the OR circuits OR 0 to OR 59. Given to M 59 . Therefore, in the time display section 19, the inner display element group A 0 -A 59 and the outer display element group B 0 -B 59 are driven simultaneously, and the display is displayed as shown in FIG. 6C. Next, from 0.75 seconds to 1 second, only the timing signal f2 is output. Therefore, in the time display section 19, the outer display element groups B0 to B59 are driven, and a display is displayed as shown in FIG. 6D. In this way, the display pattern that changes every 0.25 seconds is repeated every second, giving a dynamic impression similar to fireworks. This display makes it possible to visually indicate that the first alarm time has arrived. On the other hand, the match signal
In response to the output of c1 , the sound control circuit 14 drives the buzzer device 15 to emit an alarm sound to audibly indicate that the alarm time has arrived.
次に、一致回路9において、第2のアラーム時
刻設定回路13のアラーム時刻に到達したことを
検出したときには、一致信号c2が出力され、表示
制御回路11のノア回路21に与えられると共
に、オア回路26を介してアンド回路27,2
8,29に与えられる。これにより、アンド回路
20は閉成されると共に、アンド回路27,2
8,29は開成される。従つて、アンド回路27
からはタイミング信号f1、アンド回路28からは
タイミング信号f2、アンド回路29からはタイミ
ング信号f3が出力される。そして、第3図に示す
ように、0秒〜0.25秒間においては、タイミング
信号f1のみが出力され、液晶駆動回路M0〜M4,
M10〜M14………………M50〜M54及びM′5〜M′9,
M′15〜M′19………………M′55〜M′59に与えられ
る。これにより、時刻表示部19において、内側
表示素子群A0〜A59のうち、A5〜A9,A15〜A19…
……………A55〜A59が駆動され、また外側表示
素子群B0〜B59のうち、B0〜B4,B10〜B14………
………B50〜B54が駆動され、第7図Aに示すよう
に表示される。次に、0.25秒〜0.5秒間において
は、タイミング信号f1のほか、タイミング信号f2
が出力される。このタイミング信号f2はオア回路
OR″を介して液晶駆動回路M″に与えられ、セン
タ表示体Cを駆動する。これによつて第7図Bに
示すように時刻表示部19には、第7図Aに示す
表示模様にセンタ表示体Cに対応する表示が付加
された模様が表示される。次に、0.5秒〜0.75秒
間においては、タイミング信号f2のほかに、タイ
ミング信号f3が出力される。このタイミング信号
f3は、液晶駆動回路M5〜M9,M15〜M19…………
……M55〜M59及びM′0〜M′4、M′10〜M′14………
………M′50〜M′54に与えられる。これにより、時
刻表示部19において、内側表示素子群A0〜A59
のうち、A0〜A4,A10〜A14………………A50〜
A54が駆動され、また外側表示素子群B5〜B9,B15
〜B19………………B55〜B59が駆動され、第7図
Cに示すような模様が表示される。次に、0.75〜
1秒間においては、タイミング信号f3のみが出力
される。これによつて第7図Dに示すように時刻
表示部19には、第7図Cに示す表示模様にセン
タ表示体Cに対応する表示が消灯された模様が表
示される。このように、0.25秒毎に変化する表示
模様は、1秒周期毎に繰り返されるから、あたか
も連続的に回転しているような動的印象を与え
る。この表示によつて第2のアラーム時刻に到達
したことを視覚的に明示することができる。一
方、一致信号c2の出力により、報音制御回路14
はブザー装置15を駆動してアラーム音を放音さ
せ、アラーム時刻に到達したことを聴覚的に明示
する。 Next, when the coincidence circuit 9 detects that the alarm time of the second alarm time setting circuit 13 has been reached, a coincidence signal c 2 is outputted and given to the NOR circuit 21 of the display control circuit 11, and also AND circuit 27,2 via circuit 26
Given on 8,29. As a result, AND circuit 20 is closed, and AND circuits 27 and 2
8 and 29 are opened. Therefore, AND circuit 27
The AND circuit 28 outputs a timing signal f 1 , the AND circuit 28 outputs a timing signal f 2 , and the AND circuit 29 outputs a timing signal f 3 . As shown in FIG. 3, from 0 seconds to 0.25 seconds, only the timing signal f1 is output, and the liquid crystal drive circuits M0 to M4 ,
M 10 ~ M 14 ………………M 50 ~ M 54 and M′ 5 ~ M′ 9 ,
M′ 15 to M′ 19 ……………M′ 55 to M′ 59 are given. As a result, in the time display section 19, among the inner display element groups A0 to A59 , A5 to A9 , A15 to A19 ...
...... A55 to A59 are driven, and among the outer display element group B0 to B59 , B0 to B4 , B10 to B14 ......
. . . B 50 to B 54 are driven and displayed as shown in FIG. 7A. Next, from 0.25 seconds to 0.5 seconds, in addition to the timing signal f 1 , the timing signal f 2
is output. This timing signal f2 is an OR circuit
It is applied to the liquid crystal drive circuit M'' via OR'', and drives the center display C. As a result, as shown in FIG. 7B, the time display section 19 displays a pattern in which a display corresponding to the center display C is added to the display pattern shown in FIG. 7A. Next, from 0.5 seconds to 0.75 seconds, a timing signal f3 is output in addition to the timing signal f2 . This timing signal
f3 is the liquid crystal drive circuit M5 ~ M9 , M15 ~ M19 …………
... M55 to M59 and M'0 to M'4 , M'10 to M'14 ......
......Given from M′ 50 to M′ 54 . As a result, in the time display section 19, the inner display element groups A 0 to A 59
Among them, A 0 ~ A 4 , A 10 ~ A 14 ………………A 50 ~
A 54 is driven, and outer display element groups B 5 to B 9 , B 15
~B 19 ......B 55 ~ B 59 are driven, and a pattern as shown in FIG. 7C is displayed. Then 0.75~
During one second, only the timing signal f3 is output. As a result, as shown in FIG. 7D, the time display section 19 displays a display pattern shown in FIG. 7C in which the display corresponding to the center display C is turned off. In this way, the display pattern that changes every 0.25 seconds is repeated every second, giving a dynamic impression as if it were continuously rotating. This display makes it possible to visually indicate that the second alarm time has arrived. On the other hand, due to the output of the coincidence signal c2 , the alarm control circuit 14
drives the buzzer device 15 to emit an alarm sound to visually indicate that the alarm time has arrived.
このように、第1のアラーム時刻に到達した際
には、第6図A〜Dに示すような表示が行われ、
また第2のアラーム時刻に到達した際には、第7
図A〜Dに示すような表示が行われるから、放音
されるアラーム音が第1のアラーム時刻を対象と
したものか、第2のアラーム時刻を対象としたも
のかを容易に識別することができる。 In this way, when the first alarm time is reached, the display as shown in FIGS. 6A to 6D is performed,
Also, when the second alarm time is reached, the seventh
Since the display shown in Figures A to D is displayed, it is easy to identify whether the emitted alarm sound is aimed at the first alarm time or the second alarm time. I can do it.
次に、外部操作スイツチSを操作して表示モー
ド切替用の3進カウンタ18の内容を“1”とし
たときには、表示制御回路11において、カウン
タ18の計数値“1”信号はオア回路22を介し
て各アンド回路23,24,25に与えられる。
従つて、一致信号c1が出力されたときと同様、各
アンド回路23,24,25は夫々ゲート解除さ
れ、対応するタイミング信号f1,f2,f3を出力す
るようになる。従つて、時刻表示部19において
は、第6図A〜Dに示す模様が表示される。 Next, when the external operation switch S is operated to set the content of the ternary counter 18 for display mode switching to "1", the count value "1" signal of the counter 18 is sent to the OR circuit 22 in the display control circuit 11. The signal is applied to each AND circuit 23, 24, and 25 via the signal.
Therefore, as when the coincidence signal c 1 is output, each AND circuit 23, 24, 25 is gated, respectively, and outputs the corresponding timing signal f 1 , f 2 , f 3 . Therefore, the time display section 19 displays the patterns shown in FIGS. 6A to 6D.
次に、外部操作スイツチSを操作して3進カウ
ンタ18の内容を“2”としたときには、表示制
御回路11において、カウンタ18の計数値
“2”信号はオア回路23を介して各アンド回路
24,25,26に与えられる。従つて、一致信
号c2は夫夫ゲート解除され、対応するタイミング
信号f1,f2,f3を出力するようになる。従つて、
時刻表示部19においては、第7図A〜Dに示す
模様が表示される。 Next, when the external operation switch S is operated to set the content of the ternary counter 18 to "2", in the display control circuit 11, the count value "2" signal of the counter 18 is transmitted to each AND circuit via the OR circuit 23. 24, 25, 26. Therefore, the coincidence signal c2 is de-gated and the corresponding timing signals f1 , f2 , f3 are output. Therefore,
In the time display section 19, patterns shown in FIGS. 7A to 7D are displayed.
このように外部操作スイツチSを操作すること
により、時刻表示部19における全ての表示体
A0〜A59,B0〜B59,Cが駆動され、第6図A〜
D及び第7図A〜Dに示すような模様を表示する
ことができるからアクセサリーとして併用するこ
とができる。 By operating the external operation switch S in this way, all the display elements in the time display section 19 can be
A 0 ~A 59 , B 0 ~ B 59 , and C are driven, and A ~
Since it can display patterns such as those shown in D and FIGS. 7A to 7D, it can also be used as an accessory.
なお、上記実施例においては、時刻情報を時刻
単位の“時”、“分”で表示するようにしたが、こ
れに加えて“秒”を表示させるようにしてもよ
い。また、例えば多層液晶セルを用いて1つの層
に時刻情報を光学的に指針表示するアナログ表示
部を設け、他の層にアラーム時刻、日付等を数値
で表示するデイジタル表示部を備え切替表示させ
てもよい。 In the above embodiment, the time information is displayed in hours and minutes, but it may also be displayed in seconds. In addition, for example, using a multilayer liquid crystal cell, one layer is provided with an analog display section that optically displays time information, and the other layer is provided with a digital display section that displays alarm time, date, etc. in numerical values. It's okay.
また、上記実施例は2つのアラーム機能を備え
た電子時計に実施した場合であるが、アラーム機
能でなく、時報機能、タイマ機能等の報知時に模
様表示を行わせてもよく、また複数の報知機能を
備えた場合には、各機能に対応する個有の表示を
行わせれば、どの機能を対象とした報知なのかを
知ることができる。 Further, although the above embodiment is applied to an electronic watch equipped with two alarm functions, a pattern may be displayed when notifying a time signal function, a timer function, etc. instead of an alarm function, or a pattern may be displayed when notifying a time signal function, a timer function, etc. If the system is equipped with functions, it is possible to know which function the notification is aimed at by displaying a unique display corresponding to each function.
また、上記実施例においては、光学的表示手段
として液晶を用いたが、エレクトロミツクス素子
を用いてもよく、しかもカラー表示を行つてもよ
い。また、表示模様は、上記実施例に限定され
ず、更に変化に富んだ模様を表示させることもで
きる。 Further, in the above embodiment, a liquid crystal was used as the optical display means, but an electromics element may also be used, and color display may also be performed. In addition, the display pattern is not limited to the above embodiment, and even more varied patterns can be displayed.
また、上記実施例は電子時計に適用した場合で
あるが、計算機を組み込んだ計算機能付電子時計
にも適用することができる。 Further, although the above embodiment is applied to an electronic watch, the present invention can also be applied to an electronic watch with a calculation function that incorporates a calculator.
この発明は、以上詳細に説明したように、時刻
表示部を構成する複数の光学的表示素子を選択的
に駆動して時刻情報を指針で表示するものにおい
て、複数のアラーム時刻の記憶手段を設け、夫々
のアラーム時刻に到つた際に夫々異なつた表示形
態で報知表示を行なうようにしたので、複数の報
知時刻のうち、所定の報知時刻に到つたことを明
確に知らせることができ、表示を見逃したり、見
誤るおそれはない。 As described in detail above, the present invention is an apparatus for displaying time information with a hand by selectively driving a plurality of optical display elements constituting a time display section, which is provided with a plurality of alarm time storage means. When each alarm time is reached, notifications are displayed in different display formats, so it is possible to clearly notify that a predetermined notification time has arrived among multiple notification times, and the display can be There is no risk of missing or mistaking it.
図面は、この発明の一実施例を示したもので、
第1図はアラーム機能付電子時計の回路構成図、
第2図は時刻表示部19を構成する液晶表示電極
の配列状態を示した図、第3図はタイミング信号
f1,f2,f3の出力波形図、第4図は表示制御回
路、時刻表示部の回路構成図、第5図、第6図、
第7図は表示状態を示した図である。
5……分計数回路、8,9……一致回路、10
……時計数回路、11……表示制御回路、12,
13……アラーム時刻設定回路、19……液晶時
刻表示部、A0〜A59,B0〜B59,C……表示体。
The drawings show one embodiment of the invention.
Figure 1 is a circuit diagram of an electronic watch with an alarm function.
FIG. 2 is a diagram showing the arrangement of liquid crystal display electrodes constituting the time display section 19, and FIG. 3 is a diagram showing timing signals.
Output waveform diagram of f 1 , f 2 , f 3 , Figure 4 is the display control circuit, circuit diagram of the time display section, Figures 5 and 6 ,
FIG. 7 is a diagram showing the display state. 5... Minute counting circuit, 8, 9... Matching circuit, 10
... Clock number circuit, 11 ... Display control circuit, 12,
13... Alarm time setting circuit, 19... Liquid crystal time display section, A0 to A59 , B0 to B59 , C... Display body.
Claims (1)
1の表示素子群及びこの第1の表示素子群の外側
に環状に配置された複数の表示素子からなる第2
の表示素子群を有する光学的表示装置と、基準信
号を計数して時情報及び分情報からなる時刻情報
を得る時刻計数手段と、この時刻計数手段で得ら
れる前記時情報を前記第1の表示素子群の少なく
とも1つの表示素子を表示駆動して表示させ前記
分情報を前記第1の表示素子群及び前記第2の表
示素子群夫々の少なくとも1つを表示駆動して表
示させる指針時刻表示制御手段と、第1及び第2
のアラーム時刻を記憶するアラーム時刻記憶手段
と、前記時刻計数手段で得られる前記時刻情報が
前記第1及び第2のアラーム時刻夫々と一致した
際に夫々前記光学的表示装置によつてアラーム一
致表示を行なわせるアラーム一致表示制御手段と
を具備してなり、前記アラーム一致表示制御手段
は、前記基準信号を分周して複数のタイミング信
号を出力するタイミング信号発生手段と、前記時
刻計数手段で得られる時刻情報が前記第1のアラ
ーム時刻と一致した際に前記タイミング信号によ
つて前記第1及び第2の表示素子群全てを表示さ
せるタイミング、前記第1及び第2のうちの1方
だけの表示素子群全てを表示させるタイミグ並び
に前記第1及び第2の表示素子群のいずれも表示
させないタイミングを繰返えして表示させる第1
のアラーム表示制御手段と、前記時刻計数手段で
得られる時刻情報が前記第2のアラーム時刻と一
致した際に前記タイミング信号によつて前記第1
及び第2の表示素子群夫々の表示素子を複数群に
分割して、この複数群に分割された夫々の群を所
定タイミング毎に交互に表示させる第2のアラー
ム表示制御手段とを具備したことを特徴とする電
子時計。1. A first display element group consisting of a plurality of display elements arranged in a ring, and a second display element group consisting of a plurality of display elements arranged in a ring outside the first display element group.
an optical display device having a group of display elements, a time counting means for counting reference signals to obtain time information consisting of hour information and minute information, and displaying the time information obtained by the time counting means on the first display. Pointer time display control for driving at least one display element of the element group to display the minute information and driving at least one of each of the first display element group and the second display element group to display the minute information; means, first and second
alarm time storage means for storing an alarm time; and when the time information obtained by the time counting means coincides with each of the first and second alarm times, each of the optical display devices displays an alarm coincidence display. and an alarm coincidence display control means for dividing the frequency of the reference signal to output a plurality of timing signals; The timing for displaying all of the first and second display element groups by the timing signal when the time information displayed coincides with the first alarm time; A first method for repeatedly displaying a timing for displaying all of the display element groups and a timing for displaying neither of the first and second display element groups;
alarm display control means, and when the time information obtained by the time counting means coincides with the second alarm time, the timing signal causes the first
and a second alarm display control means that divides the display elements of each of the second display element groups into a plurality of groups and alternately displays each of the divided groups at predetermined timings. An electronic clock featuring
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14536679A JPS5669589A (en) | 1979-11-12 | 1979-11-12 | Electronic watch |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14536679A JPS5669589A (en) | 1979-11-12 | 1979-11-12 | Electronic watch |
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JPS5669589A JPS5669589A (en) | 1981-06-10 |
JPS625314B2 true JPS625314B2 (en) | 1987-02-04 |
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ID=15383540
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14536679A Granted JPS5669589A (en) | 1979-11-12 | 1979-11-12 | Electronic watch |
Country Status (1)
Country | Link |
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JP (1) | JPS5669589A (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2657159B2 (en) * | 1991-12-26 | 1997-09-24 | セイコープレシジョン株式会社 | EL element and watch using this EL element |
JP4818021B2 (en) * | 2006-02-17 | 2011-11-16 | ヤマハ発動機株式会社 | Saddle riding vehicle |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5756237Y2 (en) * | 1978-02-13 | 1982-12-03 |
-
1979
- 1979-11-12 JP JP14536679A patent/JPS5669589A/en active Granted
Also Published As
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JPS5669589A (en) | 1981-06-10 |
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