JPS6252996B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、イギリスにおけるテレキスト受信機
においてテレビジヨン信号に重畳されているテレ
テキスト信号を正しくサンプリングするための位
相調整およびスライスレベルの調整を容易にする
ことができるようにする場合等に用いることので
きる装置を提供しようとするものである。

従来のこの種のテレテキスト受信機において
は、受信した情報のテレビ画面を見るかあるいは
オツシロスコープで波形を見るかすることにより
調整状態を判別するようにしていたが、いずれの
場合にもきわめてわかり難く、調整が困難になる
という欠点があつた。

そこで、本発明はかかる従来の欠点を解消して
調整状態をわかり易く表示できるようにした装置
を提供することを目的とするもので、以下その一
実施例を示す図面を参照して詳細に説明する。

まず、第１図に本装置で取り扱うイギリスにお
けるテレビジヨン多重放送であるテレテキストシ
ステムの信号の波形を示す。テレテキストシステ
ムでは、第１図Ａのような波形の信号がテレビジ
ヨン信号の第17H目と第18H目および第320H目と
第321H目に重畳されている。送出側の波形は第
１図Ａの如くであり、受信側でこれと同じ波形を
再生してＢの如き位相のサンプリングクロツクを
形成すれば、送信された２値信号を正しく再生す
ることができる。しかし、現実には受信機で受信
信号の検波出力波形はテレビ受像機のVIF回路の
帯域制限のためにＤの如くなる。このような波形
の信号Ｄを波形整形回路でスライスすると、スラ
イスレベルによりＥあるいはＦの如き波形出力さ
れる。また、サンプリングクロツクの位相もＧ，
Ｈの如く変動する可能性があり、その為、Ａの如
き正しい波形の再生が困難になる。これらを回路
上自動的に補正することは不可能ではないが、複
雑になりコストアツプになる。そこで本装置で
は、手動によつて調整を行ない、最適値を図形も
しくは数字で表示しようとするものである。

次に、第２図により本装置の回路の構成と動作
原理を述べる。図において１はチユーナおよび
VIF回路、２は映像検波回路、３は波形整形回
路、４は同期分離回路、５は水平発振回路であ
る。その出力として、受信しているテレビジヨン
信号の水平同期信号に同期した水平パルスを得
る。６は第１図Ａの信号のうちのクロツク再生用
の基準信号となるCR（クロツクライン）信号の
部分を抜取るCR抜取回路で、その出力を水晶振
動子を含む共振回路７へ供給し、第１図t₁₆から
少なくともt₂₅まではＢ，ＧまたはＨのような連
続したクロツクを出力として得る。８は後述する
位相可変回路で、クロツクがＢの如き正しい位相
になるように調整する。９は第１図Ａのような２
値信号による信号群の各群の先頭位置に配置され
ている位相同期用信号すなわちFC（フレーミン
グコード）信号を検出するFC検出回路で、例え
ば８ビツトのシフトレジスタと、８ビツト入力の
NANDゲートおよび反転器により形成されてい
る。FC検出回路９でFC信号を検出すると、1/5
分周カウンタ１３をリセツトして位相の合わせ直
しを行い、その出力をサンプリング回路１０にサ
ンプリングクロツクとして加えて波形整形回路３
の出力をサンプリングし、２値信号のデータ信号
を再生する。なお、このサンプリング回路１０に
はゲート信号発生回路１４から２値信号の重畳さ
れている第17H目と第18H目とにおいてのみサン
プリング出力を取り出させるようなゲート信号を
加えていて、その第17H目と第18H目の２値信号
のみを取り出す。そのデータ信号は制御回路１５
とメモリを含む信号処理回路１６とに加え、デー
タ信号を記憶し、所定の信号処理を行つて陰極線
管等にそのデータの文字情報等を表示する。

１７は本装置で特徴とするもので、FC信号の
検出信号Ｃの数を数えてその数を表示するFC数
表示回路である。例えば、１秒間にわたつて数え
ると、１秒間には50フイールドありFC検出数の
数は１フイールド当り２個で合計100個であるか
ら、その表示は「100」になる筈である。すなわ
ち、その表示を「100」にするように波形整形回
路３および位相可変回路８を調整すれば正しい受
信状態に調整されたことになる。弱電界の受信状
態ではこの検出数が「100」にならず例えば
「90」〜「99」になることがあるが、その場合に
はその検出数が最大になるように波形整形回路３
および位相可変回路８を調整すればよい。

また、１１は第１図の信号Ａのクロツクレート
6.9375MHzの５倍の周波数の発振出力を発生する
発振回路、１２は発振回路１１の発振出力を
１／４４１×５に分周して位相同期をかけその発振周波
数 を伝送されてくる信号Ａのクロツクレートに正確
に一致させるPLL回路である。この位相クロツク
については後述する。

次に、第３，４図を参照してFC計数回路につ
いて述べる。第３図は、スライス回路及びサンプ
リングクロツクの位相調整回路等であり、第４図
と関連し、本発明の動作説明上必要な程度に述べ
る。２は検波回路の部分で、容量１８との間には
一般にインピーダンスマツチングの為にエミツタ
フオロワー段があるがこれは検波回路２に含めて
ここでは省略する。１８はペデスタルクランプ用
の容量、２０，２１はカラーバースト信号を減衰
させないためのタンク回路、１９，２２はダンピ
ング抵抗である。２３はスイツチングトランジス
タでありトランジスタ２４のベース側で映像信号
のペデスタルレベルを一定値にクランプする。こ
のトランジスタ２３のベースへはクランプパルス
が供給される。トランジスタ２４はバツフア用の
エミツタフオロワで、１段で不足の場合はもう一
段直結する。２６，２９は電流スイツチ型のスラ
イス回路である。２５はトランジスタ２４のエミ
ツタ抵抗、２７はトランジスタ２６と２９の共通
エミツタ抵抗である。２８はトランジスタ２９の
コレクタ抵抗で、そのコレクタには、第１図中の
Ａ，Ｅ，Ｆの如きスライスされた２値信号が出力
される。そのスライスレベルはトランジスタ２９
のベースバイアスで決まり、第３図から明らかな
如く可変抵抗器３２によつて可変である。３０は
バイパスコンデンサで、可変抵抗器３２の配線を
遠くへ引き回す場合に有効である。３４，３６は
レベル変換用のトランジスタで、３５，３７はそ
れらのエミツタ抵抗、３８はTTLレベルのイン
バータである。

一方、サンプリングクロツクは共振回路７から
結合容量４５を介してエミツタフオロワのトラン
ジスタへ供給する。４６，４７はそのベースバイ
アスを与える抵抗、４９はそのエミツタ抵抗、５
０はピーキングコイルである。５１は可変抵抗器
でこれにより共振回路７の出力の位相を変化させ
る。５２は結合容量、５３，５４はバツフア用の
トランジスタ５５のベースバイアスを与える抵
抗、５６はそのエミツタ抵抗である。可変抵抗器
５１を余り長いリードで引き回すのは良くない
が、ワイヤで遠隔操作により回転させられるもの
もあるので特に問題ではない。５７はTTLレベ
ルのインバータである。

これらインバータ３８からのスライス出力と、
インバータ５７からのサンプリングクロツク出力
を８ビツトの直列入力―並列出力のシフトレジス
タ３９へ加える。その８出力が第１図中の時刻ｔ
_xでFC信号を示す「11100100」となつた時に第１
図ＣのようなFC検出出力がゲート４４の出力と
して得られる。この時刻ｔ_xの位置は各回路位相
遅れを無視すれば、インバータ５７のサンプリン
グクロツクの出力で決まる。従つて可変抵抗器５
１を調整してｔ_xが時刻t₂₄〜t₂₅の中央にくるよう
に調整をする。可変抵抗器３２の調整は抵抗３
１，３３の値を適当に選んで可変抵抗器３２の可
変範囲を小さくし、中点クリツク付きのものとし
て粗調時に中点で設定するものとすればよい。即
ち、先ず可変抵抗器３２を中点に設定し、可変抵
抗器５１をまわして、後述するFC検出数表示回
路１７の出力値が最大になるよう位相を合わせ
る。次に可変抵抗器３２を少しまわしてやはり
FC検出数表示回路１７の出力値が最大になる点
を求める。この２段階の調整で、インバータ３８
の出力はほぼ第１図Ａのような波形となり、イン
バータ５７の出力はほぼＢのような波形となる。

次に第４図を用いてFC検出数表示回路１７の
出力カウント部分について述べる。第４図におい
て、先ず第３図のゲート４４の出力を抵抗５２Ａ
とコンデンサ５２Ｂで積分し、時刻t₂₄〜t₂₅（即
ち、１ビツト幅≒144_os）に比べて数分の１以下
の狭いパルスを除去する。５７は反転器、５２Ｃ
は抵抗、５２Ｄはコンデンサで、これらも同様の
狭いパルスの除去回路である。NANDゲート５９
にはゲート信号発生回路１４から第17H目と第
18H目のみ高レベルに対するゲート及びパルスと
単安定マルチバイブレータ７１の出力で、時刻
t₂₄〜t₂₅の前後のみ高レベルとなる第１図Ｉのよ
うな波形のゲートパルスが加えられている。従つ
て雑音があつても、このパルスの幅の中に、雑音
によるFC検出出力が現われなければ影響はな
い。以上の如く構成することにより、ゲート５９
の出力として、正しく受信した信号が波形成形さ
れ、サンプリングされたときに得られるFC検出
出力のみが現われる。一方、７０は水平同期パル
スを遅延する単安定マルチバイブレータで、その
出力パルスの後縁は上記パルスＩの前縁まで続
く。７１も単安定マルチバイブレータで、その出
力がＩとなる。なお、単安定マルチバイブレータ
７０，７１の代りに色副搬送波_scと水平同期信
号にロツクしたｎ／ｍ_scのパルスを形成しカウント してパルスＩを作成してもよい。

この状態で調整を行なうには、まず、スイツチ
８２を短絡してフリツプフロツプ７２のセツト端
子を低レベルにし、これをセツトする。これによ
つてFF７２の出力が低レベルになるとそれぞ
れ４ビツトづつのカウンタ６０，６１，６２，８
３，８４，８５が計数可能状態になる。これらの
カウンタとしては例えば４ビツトバイナリー形を
用いればよい。カウンタ６０〜６２とカウンタ８
３〜８５はそれぞれ３個ずつ縦続接続されてい
る。カウンタ６０〜６２においては、ゲート５９
の出力即ちFC信号の検出出力の数を数える。変
換ROM６３はカウンタ６０，６１，６２のバイ
ナリ計数出力をBCD3桁の信号に変換するデコー
ダROMである。バイナリー12ビツトであれば
2048個まで数え得るが、10進３桁の表示では999
個までであるので、公知の如くカウンタ６０〜６
２は最大999個まで数える。６４〜６６はその
BCD出力をラツチするラツチメモリである。一
方、カウンタ８３〜８５はゲート信号発生回路１
４の出力のゲートパルス数、即ち、信号重畳区間
第17H目と第18H目の数を数えており、その重畳
区間数とFC検出数は同一になるべき数である。
今、仮りにスイツチ７９をＡ―Ｄ間短絡としてお
くと、ゲート７３，７４は遮断され、従つてデコ
ーダ８０の検出回路の出力中、100個目の検出回
路の出力のみがゲート７５から取り出されてFF
７２のリセツト端子へ加えられる。従つてFC検
出出力を100個数えたとき、即ちテレテキストシ
ステムではスイツチ８２を閉じてFF７２をセツ
トしてから１秒後にFF７２がリセツトされる。
この時のゲート７５の出力で変換ROM６３の出
力をラツチメモリ６４〜６６にメモリする。この
間の時間遅れを考えると、ゲート７５の出力で
FF７２がリセツトされてカウンタ６０〜６２，
８３〜８５がリセツトされROM６３の出力が変
化するまでの間はTTL回路で３段分（ROM６３
もTTL回路で１段分と見なす）あり、一方、ラ
ツチメモリ６４〜６６がROM６３の出力を読み
込む迄はTTL回路１段分であるので、特別に配
慮しなくてもカウンタ６０〜６２がクリアされて
それがROM６３の出力へ現われる迄にラツチメ
モリ６４〜６６にメモリされる。６７〜６９はド
ライブ回路付の発光ダイオード表示回路でラツチ
メモリ６４〜６６からの各桁BCD入力を７セグ
メントの数字で表示する。従つて、FC信号が100
個送信されてきた時に１秒間の間にゲート５９の
出力に何回FC検出出力が現われたかが表示回路
６７〜６９で表示される。スイツチ７９を切換え
ると、ゲート７４あるいは７３を動作させて300
個あるいは999個の送信FC信号に対し、何回正し
く受信されて検出されたかが表示される。

このようにして表示されたFC検出出力の数が
所定の送信数よりも少なければ波形整形回路３に
おけるスライスレベルあるいはFC検出用のサン
プリングクロツクの位相が正しくなくて正確な受
信ができないのであるから、それらを調整して所
定の送信数にできるだけ近いFC検出数を得るよ
うにすればよい。

なお、FC検出出力の計数表示を１回で終らず
に何回も行なえるようにするには、第４図の回路
の一部を第５図の如く変更すればよい。すなわ
ち、ゲート７３〜７５の基準時間検出出力を、抵
抗８８とコンデンサ８９で遅延させインバータ８
７で反転して、ゲート９０に加え、インバータ８
６と８７の出力の論理積を反転した出力でFF７
２をセツトするようにすれば、一旦カウンタ６０
〜６２、８３〜８５をクリアして変換ROM６３
の出力をラツチメモリ６４〜６６でメモリし終つ
た後に、再びFF７２をセツトして以上の動作を
繰り返して行うことができ、その都度一定の基準
時間内のFC検出出力の数を表示回路６７〜６９
に表示することができる。このようにすると、波
形整形回路３のスライスレベルや、FC検出用サ
ンプリングクロツクの位相の調整が容易にでき
る。

その手順を再度示すと、まず第３図中の可変抵
抗器３２を中点のクリツク位置に固定し、第４図
中のスイツチ７９をたとえばＡ―Ｄ間短絡にして
スイツチ８２を短絡する。次に表示回路６７〜６
９のFC検出出力数の表示数を見ながら、第３図
中の可変抵抗器５を調整し、表示回路６７〜６９
の表示が“100”に近づくようにする。この時点
で波形整形回路３の出力と位相可変回路８の出力
の位相は、波形整形回路３の出力が第１図のＥ，
Ｆの如くずれていてもサンプリングクロツクがほ
ぼＢのような位相となつている。次に、スイツチ
７９をＤ―ＢまたはＤ―Ｃ間短絡にし、可変抵抗
器３２を微調して表示回路６７〜６９の表示が
“300”あるいは“999”に近づくように調整す
る。このようにすれば、受信信号を波形整形する
スライスレベルとFC検出用のサンプリングクロ
ツクの位相が最適に選べる。

次に、FC検出によるデータ信号サンプリング
クロツクの位相制御について説明する。第６図に
おいて、Ｊ，J′はデータ信号のクロツクレートの
５倍即ち５×6.9375MHzの周波数の基本クロツク
であり、基本クロツクＪ（以下J′については省略
する）を（５×444）分の１に分周して水平周波
数とし、これと水平同期周波数との間にPLL制御
をかけることにより基本クロツクＪを安定した周
波数と位相で得ることができる。しかし、基本ク
ロツクＪと入力信号Ａの位相関係は種々あるの
で、FC信号との位相関係も種々考えられる。た
だし、基本クロツクＪの１ビツトの幅は約28.8ns
であり、最大位相差の時でも約28.8ns以内の差に
なる。即ち第６図において、FC信号の各ビツト
の中央（これは即ちデータ信号の各ビツトの中央
の位相を示す）で得られるFC検出出力Ｃの立下
りで1/5分周カウンタ１３をリセツトすると正確
な位相関係が得られるのである。

第７図にそのための1/5分周回路１３の具体回
路例を示す。ここで９７は分周用のカウンタで、
９１〜１０１はシヨツトキー型のTTL回路であ
る。インバータ９１〜９４とゲート９５はFC検
出出力Ｃの立下り縁で狭い正のリセツトパルスを
発生させるための回路で、ゲート１０１はカウン
タ９７の２^０出力Ｋ，K′と２^２出力Ｍ，M′の論
理積を形成して1/5分周動作をさせるためのリセ
ツトパルスを作るANDゲートである。それらの
リセツトパルスはNORゲート９６を介してカウ
ンタ９７に加え、これをクリア（リセツト）する
ことにより発振回路１１の出力の基本クロツクを
1/5分周する。1/5分周出力としてはゲート１０１
の出力、カウンタ９７の２^２出力Ｍ，M′と出力
Ｌ，L′等があるが、データ信号Ａとの位相を合わ
せるために第７図の如く、２^１出力Ｋ，K′と２
^２出力Ｍ，M′をインバータ９８，９９で反転
し、NANDゲート１００へ供給することにより
Ｎ，N′のようなサンプリングクロツクを形成
し、これをサンプリング回路１０へ加えてデータ
信号をサンプリングするようにするとよい。ゲー
ト１００と、サンプリング回路１０との間に微少
時間の遅延回路を挿入してサンプリングクロツク
Ｎ，N′を若干遅延させれば、データ信号の中央
部を常にサンプリングし得る。第６図では、サン
プリングクロツクＮ，N′をデータ信号の各ビツ
トの中心位置よりやや前に寄せて示しているが、
これはサンプリング回路１０の性質によりサンプ
リングクロツクＮ，N′を前に寄せる必要がある
場合のためのものであり、その場合には、第６図
の位相関係のままでよい。データ信号の１ビツト
は基本クロツクＪ，J′の５ビツト分のパルス幅で
あるので、第６図に示す時刻T₁′，T₁の位相を各
ビツトの中央部の28.8nsの幅の間に入れることが
でき、この時、時刻T₁あるいにT₁′の前後に、２
×28.8nsづつの位相余裕が生じる。時刻T₁と
T₁′の差の最大値は第６図から明らかな如く
28.8nsである。

以上の説明から明らかな如く、FC信号検出出
力Ｃで1/5分周回路１３をリセツトするようにす
れば、Ｎ，N′の如く、データ信号の各ビツトの
ほぼ中央部をサンプリングすることのできるサン
プリングクロツクを形成することができる。発振
回路１１の出力は前述のように水平同期信号と
PLL制御されており、データ信号の変動や雑音の
影響を受けることがないため、安定したサンプリ
ングクロツクを得ることができる。つまり、FC
検出出力を正確に取り出せば、データ信号のサン
プリングクロツクが正しい位置に得られるもので
ある。

なお、本発明は他の方式の信号であつてもクロ
ツクライン信号をFC信号のような位相同期信号
を含むものに広適用できることはいうまでもな
い。

以上詳述したように、本発明によれば、２値信
号を受信する際の波形整形時のスライスレベルや
サンプリングクロツクの調整をオツシロスコープ
等を用いることなく容易に行なうことのできる有
用な装置を得ることができるものである。

そして、かかる構成により、情報信号中に本来
的に含まれている毎回同一の信号パターンの位相
同期用制御信号を有効に利用して受信誤り率を検
出することができるため、受信誤り率を検出する
ために特別な伝送方式に変更する必要がなく、し
かも、受信誤り率を検出するための特別な信号を
付加しなくてもよいので伝送効率を高く維持する
ことができデータの伝送量を多く維持することが
でき、しかも、その受信誤り率がどの程度である
かということ自体を直接表示することができるた
めに受信装置の調整等をさらに容易にすることが
できる。

【図面の簡単な説明】

第１図は本発明の一実施例における信号処理装
置における各部の信号の波形図、第２図は同装置
の全体のブロツク線図、第３図、第４図、第５
図、第７図はその一部の詳細な回路図、第６図は
その各部の波形図である。 ３……波形整形回路、７……共振回路、８……
位相可変回路、９……FC検出回路、１０……サ
ンプリング回路、１１……発振回路、１２……
PLL回路、１３……1/5分周回路、１７……FC検
出数表示回路。

Claims (1)

【特許請求の範囲】
1. １ 毎回異なるデータ信号が時系列されテレビ信
   号の垂直帰線期間中の水平走査期間に重畳されて
   伝送されてくる２値信号のテレビジヨン多重信号
   を受信する受信回路と、上記各水平走査期間のテ
   レビジヨン多重信号の先頭位置に配置されている
   毎回同一の信号パターンの位相同期用信号を検出
   する検出回路と、その検出出力を一定時間の間計
   数してその計数結果に基く受信誤り率を図形もし
   くは数値により表示する表示回路と、その表示に
   基いて、上記受信回路中において上記受信した信
   号を２値信号に波形整形する波形整形回路のスラ
   イスレベルおよび上記波形整形した信号をサンプ
   リングするサンプリングロツクの位相を、それぞ
   れ上記受信誤り率を最小にするように調整しうる
   手段とを備えた信号処理装置。