JPS6250860B2 - - Google Patents

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JPS6250860B2
JPS6250860B2 JP15494682A JP15494682A JPS6250860B2 JP S6250860 B2 JPS6250860 B2 JP S6250860B2 JP 15494682 A JP15494682 A JP 15494682A JP 15494682 A JP15494682 A JP 15494682A JP S6250860 B2 JPS6250860 B2 JP S6250860B2
Authority
JP
Japan
Prior art keywords
time
output
time chart
storage device
trigger signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP15494682A
Other languages
Japanese (ja)
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JPS5952353A (en
Inventor
Naohito Toda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
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Publication of JPS5952353A publication Critical patent/JPS5952353A/en
Publication of JPS6250860B2 publication Critical patent/JPS6250860B2/ja
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/22Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26Functional testing

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  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
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  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Management, Administration, Business Operations System, And Electronic Commerce (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明は計算機処理により回路動作等をシミユ
レートする論理シミユレーターに係り、特に論理
シミユレートするシミユレート過程をタイムチヤ
ート出力する方式に関する。
DETAILED DESCRIPTION OF THE INVENTION (1) Technical Field of the Invention The present invention relates to a logic simulator that simulates circuit operations etc. by computer processing, and particularly relates to a method for outputting a time chart of a simulation process for logic simulation.

(2) 従来技術と問題点 一般に、論理シミユレーターにおいて回路動作
等のシミユレート過程の各ゲート回路の入出力信
号等をタイムチヤートとして出力し、論理回路中
の誤りあるいは変更等を行なう作業の軽減と回路
設計、開発を容易とすることに寄与している。
(2) Prior Art and Problems In general, logic simulators output the input/output signals of each gate circuit in the process of simulating circuit operations etc. as time charts to reduce the work of making errors or changes in logic circuits, and to This contributes to making design and development easier.

従来、この種タイムチヤート出力方法には 全時刻分タイムチヤートを逐次出力していく
方法。
Conventionally, this type of time chart output method involves sequentially outputting time charts for all hours.

全時刻分のタイムチヤートを記憶装置に蓄積
した後必要な部分を出力する方法。
A method of storing the entire time chart in a storage device and then outputting the necessary parts.

トリガ信号の発生する時刻を調べるためのシ
ミユレーシヨンを行なつた後再びシミユレーシ
ヨンを行ない、同時刻以前の時刻よりタイムチ
ヤートの出力を開始して必要な部分を得る方
法。
A method in which a simulation is performed to check the time at which the trigger signal is generated, then another simulation is performed, and the output of the time chart is started from a time before the same time to obtain the necessary portion.

があるが、は不必要なデータが多いこと、は
大きな記憶容量を必要とすること、はシミユレ
ーシヨンを2回くりかえす必要があるという欠点
がある。
However, it has the disadvantages that it contains a lot of unnecessary data, requires a large storage capacity, and requires repeating the simulation twice.

(3) 発明の目的 本発明の目的は論理シミユレーターにおいてタ
イムチヤートを出力する場合に、所望のトリガ信
号が発生した時刻からその前後の必要な時刻分の
タイムチヤートを効率よく出力するタイムチヤー
ト出力方式を提供することにある。
(3) Object of the Invention The object of the present invention is to provide a time chart output method that efficiently outputs time charts for the necessary times before and after the time when a desired trigger signal is generated, when outputting time charts in a logic simulator. Our goal is to provide the following.

(4) 発明の構成 本発明は、上記目的を達成するために論理シミ
ユレーターにおけるタイムチヤート情報を、一定
容量の記憶装置に格納していき、記憶装置の容量
を越える分については最も古いものから順に削除
し、現時刻から一定時刻以前のタイムチヤート情
報を保持し、トリガ信号が発生すると検出装置が
該トリガ信号を検出し、制御装置はトリガ信号検
出をもつて論理シミユレーターの動作を一旦停止
させ、記憶装置に格納されているタイムチヤート
情報を出力装置へ送り、その出力の完了とともに
再び論理シミユレーターを動作させ、タイムチヤ
ート情報を記憶装置に格納すると共に、一定時刻
分のタイムチヤート情報を直接出力装置に送るこ
とにより、トリガ信号の検出時刻の前後の一定時
刻分のタイムチヤートだけを出力することを特徴
とする。
(4) Structure of the Invention In order to achieve the above object, the present invention stores time chart information in a logic simulator in a storage device with a certain capacity, and stores information that exceeds the capacity of the storage device starting from the oldest one. the time chart information before a certain time from the current time is retained; when a trigger signal is generated, the detection device detects the trigger signal; the control device temporarily stops the operation of the logic simulator upon detection of the trigger signal; Sends the time chart information stored in the storage device to the output device, operates the logic simulator again when the output is completed, stores the time chart information in the storage device, and directly outputs the time chart information for a certain time to the device. This feature is characterized in that only the time charts for a certain period of time before and after the detection time of the trigger signal are output.

(5) 発明の実施例 以下、本発明を実施例によつて詳細に説明す
る。
(5) Examples of the invention The present invention will be explained in detail below using examples.

第1図は本発明のタイムチヤート出力方式の構
成図である。図において1は論理シミユレータ
ー、2はデータ分配装置、3は記憶装置、4はト
リガ検出装置、5は制御装置であり、計算機処理
システムにおいては、これらの機能を満足すべ
く、制御装置CPUとメモリMEMにより構成する
ことは可能である。6は出力制御装置、7はデイ
スプレ装置、8はプリンターである。かかる構成
のもと、論理シミユレーター1はデータ分配装置
2に接続され、データは記憶装置3トリガ検出装
置4、および出力装置6に分配される。出力装置
6はまた記憶装置3にも接続されている。トリガ
検出装置4は制御装置5に接続され制御装置5は
論理シミユレーター1、データ分配装置2、記憶
装置3を制御する。論理シミユレーター1の出力
であるタイムチヤートは通常時にはデータ分配装
置2により記憶装置3に逐次格納され、記憶装置
3は一定容量を越える分については最も古いタイ
ムチヤートから削除していき、常に最新の一定時
刻分のタイムチヤートを記憶している。所望のト
リガ信号がトリガ検出装置4により検出されると
制御装置5は一旦論理シミユレーター1の動作を
停止させ、記憶装置3に格納されているタイムチ
ヤートを出力装置6に出力する。出力が完了する
と制御装置5は再び論理シミユレーター1を動作
させ、データ分配装置2を通して記憶装置3にタ
イムチヤートを格納すると共に、一定時刻分のタ
イムチヤートについてはデータ分配装置2から直
接出力装置6に出力を行なう制御を行なう。
FIG. 1 is a block diagram of the time chart output method of the present invention. In the figure, 1 is a logic simulator, 2 is a data distribution device, 3 is a storage device, 4 is a trigger detection device, and 5 is a control device. In a computer processing system, in order to satisfy these functions, the control device CPU and memory are used. It is possible to configure it using MEM. 6 is an output control device, 7 is a display device, and 8 is a printer. Under this configuration, the logic simulator 1 is connected to the data distribution device 2, and data is distributed to the storage device 3, trigger detection device 4, and output device 6. The output device 6 is also connected to the storage device 3. The trigger detection device 4 is connected to a control device 5, and the control device 5 controls the logic simulator 1, the data distribution device 2, and the storage device 3. Normally, the time charts that are output from the logic simulator 1 are sequentially stored in the storage device 3 by the data distribution device 2, and the storage device 3 deletes time charts that exceed a certain capacity from the oldest time charts, and always stores the latest time charts. Memorizes the time chart of the hour and minute. When a desired trigger signal is detected by the trigger detection device 4, the control device 5 temporarily stops the operation of the logic simulator 1 and outputs the time chart stored in the storage device 3 to the output device 6. When the output is completed, the control device 5 operates the logic simulator 1 again, stores the time chart in the storage device 3 through the data distribution device 2, and also sends the time chart for a certain time directly from the data distribution device 2 to the output device 6. Controls output.

本発明によれば、トリガ信号検出時刻の前後の
一定時刻分のタイムチヤートを効率よく出力する
効果がある。
According to the present invention, there is an effect of efficiently outputting time charts for a fixed time before and after the trigger signal detection time.

第2図は一例として論理シミユレーシヨン対象
となる論理回路構成を、第3図はそのタイムチヤ
ート出力結果を示す。
FIG. 2 shows, as an example, a logic circuit configuration to be subjected to logic simulation, and FIG. 3 shows its time chart output result.

第2図の例はシフトレジスタ回路を示し、入力
信号端子として、シリアル情報の入力端子
SERIAL INPUT、データ入力端子P―IN―A、
P―IN―B、P―IN―C、P―IN―D、クロツ
ク信号端子CLOCK、SERIAL INPUT入力とP
―IN―A、B、C、D入力とをセレクトする選
択端子SELを備え、インバータI、アンド回路
A、ノア回路NO、フリツプフロツプ回路FF等か
ら成り、出力SERIAL OUTを得る。
The example in Figure 2 shows a shift register circuit, and the input signal terminal is a serial information input terminal.
SERIAL INPUT, data input terminal P-IN-A,
P-IN-B, P-IN-C, P-IN-D, clock signal terminal CLOCK, SERIAL INPUT input and P
-IN- Equipped with a selection terminal SEL to select A, B, C, and D inputs, and consists of an inverter I, an AND circuit A, a NOR circuit NO, a flip-flop circuit FF, etc., and output SERIAL OUT is obtained.

かかる構成の回路のシミユレーシヨンを行な
い、例えばフリツプフロツプFFの出力QDの信号
が論理レベル“0”→“1”に変化したときをト
リガとして過去経過時間aとその後の一定時間b
の期間の各入力信号及び各FFの出力QA,QB,
QC,QDのタイムチヤートを第1図に構成する装
置よりプリント出力したものが第3図とに得られ
る。
A simulation of a circuit with such a configuration is performed, and for example, when the signal of the output QD of the flip-flop FF changes from logic level "0" to "1" as a trigger, the past elapsed time a and the subsequent fixed time b are calculated.
Each input signal and each FF output QA, QB,
Figure 3 shows the QC and QD time charts printed out from the equipment shown in Figure 1.

第3図において、トリガ検出(0→1)された
ら制御装置5は論理シミユレーターを一旦停止さ
せ、記憶装置内の過去のデータを順に出力し(a
期間)、最新データまで出力装置へし終ると、論
理シミユレーターを再起動させ、その経過を記憶
装置へ記録していくとともに、出力制御装置へ送
りbの期間の出力をして、その後は制御装置の指
示のもと停止あるいは記憶装置のみへ出力しシミ
ユレーシヨンを続行する。尚、aの期間の出力は
サイクリツクに使用される記憶装置の記憶容量に
よつて決定される。
In FIG. 3, when a trigger is detected (0→1), the control device 5 temporarily stops the logic simulator and sequentially outputs the past data in the storage device (a
period), when the latest data has been sent to the output device, the logic simulator is restarted, the progress is recorded in the storage device, and it is sent to the output control device to output the period b, and then the control device The simulation continues by stopping or outputting only to the storage device under the instruction of . Note that the output during period a is determined by the storage capacity of the storage device used for cycling.

本例ではトリガの検出を“0”→“1”への変
化検出としたが、その逆レベル検出をトリガとし
てももちろんかまわない。また、タイムチヤート
出力の情報をさらに細かく、例えばアンド回路の
出力信号部分も抽出したい場合には、論理シミユ
レーターのその経過情報も記憶装置へ送り記憶さ
せることにより可能である。
In this example, the trigger is detected by detecting a change from "0" to "1", but it is of course possible to use detection of the opposite level as the trigger. Further, if it is desired to extract more detailed information on the time chart output, for example, the output signal portion of the AND circuit, this can be done by also sending the progress information of the logic simulator to the storage device and storing it.

尚、本実施例等におけるタイムチヤートの出力
期間、出力信号の種類は記憶装置の記憶容量に依
存するもので、本発明の構成に制限を加えるもの
ではない。
Note that the output period of the time chart and the type of output signal in this embodiment etc. depend on the storage capacity of the storage device, and are not intended to limit the configuration of the present invention.

(6) 発明の効果 本発明によれば、論理シミユレーターにおいて
タイムチヤートを出力する場合に、タイムチヤー
トを常に最新の一定時刻分だけ格納する記憶装置
内に格納し、トリガ信号を検出するとシミユレー
ターの動作および記憶装置内のタイムチヤートの
出力動作を制御するので、トリガ信号発生の前後
の時刻のタイムチヤートを効率よく出力でき、従
来方式に比べ記憶容量も少なく、且つ1回のシミ
ユレーシヨンで必要なタイムチヤート出力を得る
ことを可能とする。
(6) Effects of the Invention According to the present invention, when outputting a time chart in a logic simulator, the time chart is stored in a storage device that always stores only the latest fixed time, and when a trigger signal is detected, the simulator operates. Since it also controls the output operation of the time chart in the storage device, it is possible to efficiently output the time chart at the time before and after the trigger signal generation, and the storage capacity is smaller than the conventional method, and the time chart required for one simulation can be output efficiently. It is possible to obtain output.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明の構成図、第2図は一例として
の論理シミユレーシヨン対象回路例、第3図はタ
イムチヤート出力の一例を示す図である。 図において、1は論理シミユレーター、2はデ
ータ分配装置、3は記憶装置、4はトリガ検出装
置、5は制御装置、6は出力装置を示す。
FIG. 1 is a block diagram of the present invention, FIG. 2 is an example of a logic simulation target circuit, and FIG. 3 is a diagram showing an example of a time chart output. In the figure, 1 is a logic simulator, 2 is a data distribution device, 3 is a storage device, 4 is a trigger detection device, 5 is a control device, and 6 is an output device.

Claims (1)

【特許請求の範囲】[Claims] 1 論理シミユレーターにおけるタイムチヤート
情報を、一定容量の記憶装置に格納していき、記
憶装置の容量を越える分については最も古いもの
から順に削除し、現時刻から一定時刻以前のタイ
ムチヤート情報を保持し、トリガ信号が発生する
と検出装置が該トリガ信号を検出し、制御装置は
トリガ信号検出をもつて論理シミユレーターの動
作を一旦停止させ、記憶装置に格納されているタ
イムチヤート情報を出力装置へ送り、その出力の
完了とともに再び論理シミユレーターを動作さ
せ、タイムチヤート情報を記憶装置に格納すると
共に一定時刻分のタイムチヤート情報を直接出力
装置に送ることにより、トリガ信号の検出時刻の
前後の一定時刻分のタイムチヤートだけを出力す
ることを特徴とするタイムチヤート出力方式。
1 The time chart information in the logic simulator is stored in a storage device with a certain capacity, and when the amount exceeds the storage capacity, it is deleted starting from the oldest, and the time chart information from the current time to a certain time is retained. , when a trigger signal is generated, the detection device detects the trigger signal, the control device temporarily stops the operation of the logic simulator upon detection of the trigger signal, and sends time chart information stored in the storage device to the output device; When the output is completed, the logic simulator is operated again, the time chart information is stored in the storage device, and the time chart information for a certain time is directly sent to the output device, so that the time chart information for a certain time before and after the detection time of the trigger signal is A time chart output method characterized by outputting only time charts.
JP57154946A 1982-09-06 1982-09-06 Time chart output system Granted JPS5952353A (en)

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JP57154946A JPS5952353A (en) 1982-09-06 1982-09-06 Time chart output system

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JPS5952353A JPS5952353A (en) 1984-03-26
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JPS5952353A (en) 1984-03-26

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