JPS6249627A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6249627A JPS6249627A JP19070285A JP19070285A JPS6249627A JP S6249627 A JPS6249627 A JP S6249627A JP 19070285 A JP19070285 A JP 19070285A JP 19070285 A JP19070285 A JP 19070285A JP S6249627 A JPS6249627 A JP S6249627A
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- impurity
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、Ｓに絶縁ゲート
型電界効果トランジスタを含む半導体装置の製造方法に
関する。
型電界効果トランジスタを含む半導体装置の製造方法に
関する。
従来、絶縁ゲートａ電界効果トランジスタ（以下ＭＩＳ
ＦＥＴ と称す）のゲート絶縁膜は、酸あるいはアル
カリ系の洗浄液等で洗浄した半導体基板をその”ま″ｉ
精製された酸化ガス雰囲気中（酸素あるいは酸素−水素
混合ガス）で加熱し、半導体基板表面に熱酸化膜を形成
する事によって製造されていた。
ＦＥＴ と称す）のゲート絶縁膜は、酸あるいはアル
カリ系の洗浄液等で洗浄した半導体基板をその”ま″ｉ
精製された酸化ガス雰囲気中（酸素あるいは酸素−水素
混合ガス）で加熱し、半導体基板表面に熱酸化膜を形成
する事によって製造されていた。
しかし、上述した従来のゲート絶縁膜の製造方法では、
洗浄後に訃いても、半導体基板表面に残留する極微量の
重金属、有機レジスト膜残渣等の不純物による汚染や、
洗浄後酸化炉内に導入されるまでの閾に作業環境から受
ける偽微量不純物による汚染等が除去されないという欠
点を有していた。このように、従来の製造方法では、ゲ
ート絶縁膜を形成するために熱酸化されようとしている
半導体基板は、その表面に汚染不純物を付着させた状態
で高温（約１０００℃徨度）の酸化炉に導入されるため
、これら汚染不純物が半導体基板内及びゲート絶縁膜内
に拡散し、キャリヤのライフタイム低下、易動度低下、
ゲート絶縁膜中のトラップ増加、絶縁耐圧の低下等とい
うＭＩＳＦＥＴの特性劣化を引起す。特に、半導体装置
の超高集積化が促進され、メガ・ビット級の半導体記憶
装置が実現されようとしている今日では、最小線幅が１
μｍ以下というように個々のデバイスの超微細化が不可
欠となり、この様な極微量の不純物による汚染が半導体
装置の特性劣化や著しい歩留りの低下の厘因となり、こ
れが半導体装置製造上の大きな問題となっている。
洗浄後に訃いても、半導体基板表面に残留する極微量の
重金属、有機レジスト膜残渣等の不純物による汚染や、
洗浄後酸化炉内に導入されるまでの閾に作業環境から受
ける偽微量不純物による汚染等が除去されないという欠
点を有していた。このように、従来の製造方法では、ゲ
ート絶縁膜を形成するために熱酸化されようとしている
半導体基板は、その表面に汚染不純物を付着させた状態
で高温（約１０００℃徨度）の酸化炉に導入されるため
、これら汚染不純物が半導体基板内及びゲート絶縁膜内
に拡散し、キャリヤのライフタイム低下、易動度低下、
ゲート絶縁膜中のトラップ増加、絶縁耐圧の低下等とい
うＭＩＳＦＥＴの特性劣化を引起す。特に、半導体装置
の超高集積化が促進され、メガ・ビット級の半導体記憶
装置が実現されようとしている今日では、最小線幅が１
μｍ以下というように個々のデバイスの超微細化が不可
欠となり、この様な極微量の不純物による汚染が半導体
装置の特性劣化や著しい歩留りの低下の厘因となり、こ
れが半導体装置製造上の大きな問題となっている。
本発明の目的は、かかる極微量不純物の汚染を除去し、
汚染不純物を含まない極めて清浄なゲート絶縁膜を有す
るＭＩＳＦＥＴ を含む半導体装置の製造方法を提供
することにある。
汚染不純物を含まない極めて清浄なゲート絶縁膜を有す
るＭＩＳＦＥＴ を含む半導体装置の製造方法を提供
することにある。
本発明の半導体装置の製造方法は、一導電型半導体基板
の表面に設けられた絶縁膜の所定領域を選択的に除去し
、該所定領域の前記一導電型半導体基板表面を露出させ
る工程と、前記一導電型半導体基板を洗浄する工程と、
前記一導電型半導体基板を真空度が１０−６〜１０−８
Ｔｏｒｒの反応炉内に保持する工程と、温度７００〜８
００℃、真空度が１０１〜１０Ｔｏｒｒ に設定され
た前記反応炉内において、エツチング性あるいは酸化性
のある反応ガＴｏｒｒに設定された前記反応炉内に、前
記一導電型半導体基板を保持する工程と、前記反応炉内
において、前記所定領域を含む前記一導電型半導体基板
の表面に絶縁膜を形成する工程とを含んで構成される。
の表面に設けられた絶縁膜の所定領域を選択的に除去し
、該所定領域の前記一導電型半導体基板表面を露出させ
る工程と、前記一導電型半導体基板を洗浄する工程と、
前記一導電型半導体基板を真空度が１０−６〜１０−８
Ｔｏｒｒの反応炉内に保持する工程と、温度７００〜８
００℃、真空度が１０１〜１０Ｔｏｒｒ に設定され
た前記反応炉内において、エツチング性あるいは酸化性
のある反応ガＴｏｒｒに設定された前記反応炉内に、前
記一導電型半導体基板を保持する工程と、前記反応炉内
において、前記所定領域を含む前記一導電型半導体基板
の表面に絶縁膜を形成する工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）〜偉）は本発明の一実施例を説明するため
の工程順に示したＭ０８ＦＢＴ の断面図である。
の工程順に示したＭ０８ＦＢＴ の断面図である。
第１図（ａ）に示すよりに、Ｐ型シリコン基板１０１上
にシリコン酸化１１１１０２とシリコン窒化ＪＥＸ １
０３を形成し、所定の部分を残して除去し素子分離用チ
ャネルストッパとなるＰ＋型不純物領域１０４を形成す
る。
にシリコン酸化１１１１０２とシリコン窒化ＪＥＸ １
０３を形成し、所定の部分を残して除去し素子分離用チ
ャネルストッパとなるＰ＋型不純物領域１０４を形成す
る。
続いて第１図（ｂ）に示すように、Ｐ＋型不純物領域１
０４を選択酸化して素子分離用の酸化［１０５を形成し
た浸、窒化膜１０３と酸化膜１０２とを除去し、素子領
域となるべ＠Ｐ塁シリコン基板表面１０６を露出する。
０４を選択酸化して素子分離用の酸化［１０５を形成し
た浸、窒化膜１０３と酸化膜１０２とを除去し、素子領
域となるべ＠Ｐ塁シリコン基板表面１０６を露出する。
第１図（ｂ）までの工程を経たＰ型シリコン基板コン基
板１０１０表面には、第１図（Ｃ）に示すように、洗浄
だけでは除去できない活流不純物と作業環境からの活流
不純物とからなる極微量の汚染不純物層が残留している
。
板１０１０表面には、第１図（Ｃ）に示すように、洗浄
だけでは除去できない活流不純物と作業環境からの活流
不純物とからなる極微量の汚染不純物層が残留している
。
ここで、先ずＰ型シリコン基板１０１０入っている反応
炉内を１０−６〜１０−８Ｔｏｒｒの清浄な高真空に排
気する事によって、室温程度で飽和蒸気圧が１０−６〜
１０−８Ｔｏｒｒ程度以上の汚染不純物層１０７に含ま
れる有機化合物系の汚染不純物が気相中に排気されるが
、飽和蒸気圧の低い有機化合物系汚染不純物や重金属系
汚染不純物が残る。次に、精製された塩素ガス及び酸素
ガスを１０−３〜ｌＱ’ｌ’ｏｒｒの圧力の反応炉内に
導入し、反応炉を加熱して７００〜８００℃ 程度に昇
温する事によって飽和蒸気圧の低い有機化合物系汚染不
純物や重金属系汚染不純物は一酸化炭素あるいは二酸化
炭素ちるいは飽和蒸気圧の低い金属塩化物等として気相
中へ排気され、第１図（ｄ）に示すように、不純物がほ
とんど存在しない素子領域となるべきＰ型シリコン基板
表面１０８を得る。
炉内を１０−６〜１０−８Ｔｏｒｒの清浄な高真空に排
気する事によって、室温程度で飽和蒸気圧が１０−６〜
１０−８Ｔｏｒｒ程度以上の汚染不純物層１０７に含ま
れる有機化合物系の汚染不純物が気相中に排気されるが
、飽和蒸気圧の低い有機化合物系汚染不純物や重金属系
汚染不純物が残る。次に、精製された塩素ガス及び酸素
ガスを１０−３〜ｌＱ’ｌ’ｏｒｒの圧力の反応炉内に
導入し、反応炉を加熱して７００〜８００℃ 程度に昇
温する事によって飽和蒸気圧の低い有機化合物系汚染不
純物や重金属系汚染不純物は一酸化炭素あるいは二酸化
炭素ちるいは飽和蒸気圧の低い金属塩化物等として気相
中へ排気され、第１図（ｄ）に示すように、不純物がほ
とんど存在しない素子領域となるべきＰ型シリコン基板
表面１０８を得る。
次に、第１図（ｅ）に示すように、酸化雰囲気ガスとし
て精製酸素ガスを反応炉内に導入し、所定の温度に反応
炉内を昇温して、不純物がほとんど存在しない素子領域
となるべきＰｆｉシリコン基板表面１０８を熱酸化する
事で、極めて清浄なゲート酸化膜１０９を得る。ここで
、汚染不純物層１０７を除去する工程とゲート酸化膜１
０９を形成する工程とは、同一の反応炉内において、連
続的に行う必要があり、それらの工程の間に不純物汚染
が生ずるような工程を介在させないことはいうまでもな
い。
て精製酸素ガスを反応炉内に導入し、所定の温度に反応
炉内を昇温して、不純物がほとんど存在しない素子領域
となるべきＰｆｉシリコン基板表面１０８を熱酸化する
事で、極めて清浄なゲート酸化膜１０９を得る。ここで
、汚染不純物層１０７を除去する工程とゲート酸化膜１
０９を形成する工程とは、同一の反応炉内において、連
続的に行う必要があり、それらの工程の間に不純物汚染
が生ずるような工程を介在させないことはいうまでもな
い。
さらに、第１図（ｆ）に示すように、多結晶シリコンの
ゲート電極１１０、酸化膜１１１、ソース領域１１２、
ドレイン領域１１３及び絶縁膜１１４を設ける。
ゲート電極１１０、酸化膜１１１、ソース領域１１２、
ドレイン領域１１３及び絶縁膜１１４を設ける。
最後に、第１図（ｇ）に示すよりに、配線１１５及び１
１６並びに絶縁膜カバー１１７を形成して、Ｎチャネル
ＭＯ８ＦＥＴができる。
１６並びに絶縁膜カバー１１７を形成して、Ｎチャネル
ＭＯ８ＦＥＴができる。
なお、本発明の一実施例では、Ｐ型シリコンを基板とす
るＮチャネルＭＯ８ＦＥＴの製造方法について説明した
が１本発明は、Ｎｆｉシリコンを基板とするＰチャネル
ＭＯ８ＦＥＴやゲートの絶縁膜が酸化膜以外のものを使
ったＭＩＳＦＥＴ 等、ＮチャネルＭ０８ＦｇＴ以外
のＭＩＳＦＥＴ を含む半導体装置の製造方法にも適
用できることは明らかでちる。
るＮチャネルＭＯ８ＦＥＴの製造方法について説明した
が１本発明は、Ｎｆｉシリコンを基板とするＰチャネル
ＭＯ８ＦＥＴやゲートの絶縁膜が酸化膜以外のものを使
ったＭＩＳＦＥＴ 等、ＮチャネルＭ０８ＦｇＴ以外
のＭＩＳＦＥＴ を含む半導体装置の製造方法にも適
用できることは明らかでちる。
第２図は、本発明の一実施例に使用する反応炉の断面図
である。
である。
第２図に示すように、反応炉の炉心管２０１の一方の端
には、精製されたエツチング性あるいは設けられており
、炉心管２０１の他方の端は、エラストマ０リング２０
４と炉心管の蓋２０７とによって、炉心管内の気密が保
てるような構造をした炉心管開口部となっている。また
、反応炉の炉心管２０１の側面外周部には、反応デの炉
心管内を高温に保つための赤外線加熱装置２０５と炉心
管開口部のエラストマ０リング２０４を熱的破損から防
ぐための冷却水［２０６がある。
には、精製されたエツチング性あるいは設けられており
、炉心管２０１の他方の端は、エラストマ０リング２０
４と炉心管の蓋２０７とによって、炉心管内の気密が保
てるような構造をした炉心管開口部となっている。また
、反応炉の炉心管２０１の側面外周部には、反応デの炉
心管内を高温に保つための赤外線加熱装置２０５と炉心
管開口部のエラストマ０リング２０４を熱的破損から防
ぐための冷却水［２０６がある。
第３図は＠２１ｇのＡ部拡大図でおる。
第３図が示すように１反応炉のｆ６管２０１の炉心管内
の気密を保つために鏡面仕上げされた面を有する凹部２
０８が設けられており、その凹部２０８にエラストマＯ
リング２０４が取付けられている。また炉心管２０１の
蓋２０７も少なくとお、炉心管２０１及び蓋２０７の材
質は一般に広く用いられている石英で良いが、１２００
℃程度の高温に耐え、１０１〜１０−’ Ｔｏｒｒの高
真空を維持でき、半導体基板を汚染しない材質でちれば
必ずしも石英に限定されるものではない。
の気密を保つために鏡面仕上げされた面を有する凹部２
０８が設けられており、その凹部２０８にエラストマＯ
リング２０４が取付けられている。また炉心管２０１の
蓋２０７も少なくとお、炉心管２０１及び蓋２０７の材
質は一般に広く用いられている石英で良いが、１２００
℃程度の高温に耐え、１０１〜１０−’ Ｔｏｒｒの高
真空を維持でき、半導体基板を汚染しない材質でちれば
必ずしも石英に限定されるものではない。
なお、炉心管２０１のガス導入口２０２と接続する外部
の精製ガス導入装置は酸化雰囲気ガス（酸素あるいは酸
素−水素混合ガス等）、エツチング性あるいは酸化性の
ある反応ガス（塩素ガス、酸素ガス等）、真空系パージ
用ガス（窒素ガス）の発生−精製装置か高純度ガスボン
ベ及び流量制御装置とから構成され、清浄な高真空に排
気された系への反応ガスの導入は可変リークバルブを介
して行う。
の精製ガス導入装置は酸化雰囲気ガス（酸素あるいは酸
素−水素混合ガス等）、エツチング性あるいは酸化性の
ある反応ガス（塩素ガス、酸素ガス等）、真空系パージ
用ガス（窒素ガス）の発生−精製装置か高純度ガスボン
ベ及び流量制御装置とから構成され、清浄な高真空に排
気された系への反応ガスの導入は可変リークバルブを介
して行う。
また、排気口２０３と接続する高真空排気装置は、一般
に高真空排気用として用いられる排気速度の大きい油拡
散ポンプとロータリーポンプの組合せを使用し、油拡散
ポンプには液体窒素トラップを付加し、かつ、ポリフェ
ニル系の拡散ポンプ油を使用する事で炉心管２０１内へ
の拡散ポンプ油の逆流を防止する。ただし、油拡散ポン
プとロータリーポンプの組合せ代りにターボ分子ポンプ
とロータリーポンプの組合せを用いても良く、清浄な１
０−６〜１０−” Ｔｏｒｒの高真空が得られる真空ポ
ンプの組合せであれば、どの様な組合せでも適用可能で
ある。
に高真空排気用として用いられる排気速度の大きい油拡
散ポンプとロータリーポンプの組合せを使用し、油拡散
ポンプには液体窒素トラップを付加し、かつ、ポリフェ
ニル系の拡散ポンプ油を使用する事で炉心管２０１内へ
の拡散ポンプ油の逆流を防止する。ただし、油拡散ポン
プとロータリーポンプの組合せ代りにターボ分子ポンプ
とロータリーポンプの組合せを用いても良く、清浄な１
０−６〜１０−” Ｔｏｒｒの高真空が得られる真空ポ
ンプの組合せであれば、どの様な組合せでも適用可能で
ある。
以上説明したように、本発明は、ＭＩＳＦＥＴを含む半
導体装置の製造方法において、ゲート絶縁膜形成前の洗
浄済の半導体基板がゲート絶縁膜を形成するための反応
炉内に保持され、半導体基板表面に付着した極微量の不
純物を除去した後に。
導体装置の製造方法において、ゲート絶縁膜形成前の洗
浄済の半導体基板がゲート絶縁膜を形成するための反応
炉内に保持され、半導体基板表面に付着した極微量の不
純物を除去した後に。
反応炉の外部環境に半導体基板を晒さず、連続してゲー
ト絶縁膜を形成するようにしたので、ＭＩＳＦＥＴ
を含む半導体装置のキャリヤのライフタイム、易動度、
絶縁耐圧等の特性が向上し、またそのａ造工程の歩留り
を著しく改善することができるという効果がおる。
ト絶縁膜を形成するようにしたので、ＭＩＳＦＥＴ
を含む半導体装置のキャリヤのライフタイム、易動度、
絶縁耐圧等の特性が向上し、またそのａ造工程の歩留り
を著しく改善することができるという効果がおる。
第１図は本発明の一実施例を説明するだめの工程ｊａに
示したＭＯ８ＦＦｌｉＴ の断面図、第２因は本発明
の一実施例に使用する反志炉の断面図、第３図は第２図
の入部拡大図である。 １０１・・・・・・２厘シリコン基板、１０２・・・・
・・酸化膜、１０３・・・・・・窒化膜、１０４・・・
・・・Ｐ＋型不純物領域、１０５・−・・・酸化膜、１
０６・・・・−ｐ型シリコン基板表面、１０７・・・・
・・汚染不純物層、１０８・・・・・・Ｐ型シリコン基
版表面、１０９・・・・・・ゲート酸化膜、１１０・・
・・・・ゲート′ｃｔ極、１１１・・・・・・酸化膜、
１１２・・・・・・ソース領域、１１３・・・・・・ド
レイン領域、１１４・・・・・・絶縁膜、１１５，１１
６・・・・・・配綜、１１７・・・・・・絶ａ膜カバー
、２０１・・・・・・炉心管。 ２０２・・・・・・ガス導入口、２０３・・・・・・排
気口。 ２０４・・・・・・０リング、２０５・・・・・・赤外
線加ａ讃、ｔ。 ２０６・・・・・・冷却水管、２０７・・・・・・蓋、
２０８・・・・・・凹部。 （ｇ） 第 ｌ 図 牟２図 帛３ 凹
示したＭＯ８ＦＦｌｉＴ の断面図、第２因は本発明
の一実施例に使用する反志炉の断面図、第３図は第２図
の入部拡大図である。 １０１・・・・・・２厘シリコン基板、１０２・・・・
・・酸化膜、１０３・・・・・・窒化膜、１０４・・・
・・・Ｐ＋型不純物領域、１０５・−・・・酸化膜、１
０６・・・・−ｐ型シリコン基板表面、１０７・・・・
・・汚染不純物層、１０８・・・・・・Ｐ型シリコン基
版表面、１０９・・・・・・ゲート酸化膜、１１０・・
・・・・ゲート′ｃｔ極、１１１・・・・・・酸化膜、
１１２・・・・・・ソース領域、１１３・・・・・・ド
レイン領域、１１４・・・・・・絶縁膜、１１５，１１
６・・・・・・配綜、１１７・・・・・・絶ａ膜カバー
、２０１・・・・・・炉心管。 ２０２・・・・・・ガス導入口、２０３・・・・・・排
気口。 ２０４・・・・・・０リング、２０５・・・・・・赤外
線加ａ讃、ｔ。 ２０６・・・・・・冷却水管、２０７・・・・・・蓋、
２０８・・・・・・凹部。 （ｇ） 第 ｌ 図 牟２図 帛３ 凹
Claims (1)
- 一導電型半導体基板の表面に設けられた絶縁膜の所定領
域を選択的に除去し、該所定領域の前記一導電型半導体
基板表面を露出させる工程と、前記一導電型半導体基板
を洗浄する工程と、前記一導電型半導体基板を真空度が
１０＾−＾６〜１０＾−＾８Ｔｏｒｒの反応炉内に保持
する工程と、温度が７００〜８００℃、真空度が１０＾
−＾３〜１０Ｔｏｒｒに設定された前記反応炉内におい
て、エッチング性あるいは酸化性のある反応ガス中に前
記一導電型半導体基板を保持する工程と、温度が７００
〜８００℃、真空度が１０＾−＾６〜１０＾−＾８Ｔｏ
ｒｒに設定された前記反応炉内に前記一導電型半導体基
板を保持する工程と、前記反応炉内において、前記所定
領域を含む前記一導電型半導体基板の表面に絶縁膜を形
成する工程とを含むことを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19070285A JPS6249627A (ja) | 1985-08-28 | 1985-08-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19070285A JPS6249627A (ja) | 1985-08-28 | 1985-08-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6249627A true JPS6249627A (ja) | 1987-03-04 |
Family
ID=16262425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19070285A Pending JPS6249627A (ja) | 1985-08-28 | 1985-08-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6249627A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002050634A (ja) * | 2000-04-28 | 2002-02-15 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US8138101B2 (en) | 2000-04-28 | 2012-03-20 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method for semiconductor device |
-
1985
- 1985-08-28 JP JP19070285A patent/JPS6249627A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002050634A (ja) * | 2000-04-28 | 2002-02-15 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US8138101B2 (en) | 2000-04-28 | 2012-03-20 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method for semiconductor device |
| US8951902B2 (en) | 2000-04-28 | 2015-02-10 | Semiconductor Energy Laboratory Co., Ltd. | Methods of removing contaminant impurities during the manufacture of a thin film transistor by applying water in which ozone is dissolved |
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