JPS624943Y2 - - Google Patents
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- JPS624943Y2 JPS624943Y2 JP12829077U JP12829077U JPS624943Y2 JP S624943 Y2 JPS624943 Y2 JP S624943Y2 JP 12829077 U JP12829077 U JP 12829077U JP 12829077 U JP12829077 U JP 12829077U JP S624943 Y2 JPS624943 Y2 JP S624943Y2
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Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
本考案は、デジタルデータ検出の同期装置に係
る。
磁気媒体に高密度でデータストレージを行うに
は、従来から2つの問題点があつた。第1は、入
力データに検出器をロツクするには、高周波信号
を発生する必要がある。第2は、磁気媒体中で互
いに接近して書込まれている転移が離れていく傾
向のあるパルス・クローデイング
“(Pulsecrowding)”現象である。極めて高価な
回路および部品が、前記第1の問題点の解決のた
めに利用されていた。前記第2の問題点の解決策
としては主に新しい符号化技術が用いられた。従
来は鋸歯状波のロツク信号およびミラー符号化技
術が利用されていた。この符号化技術において
は、“1”が符号化されるとき“ビツトセル”の
中間に転移が位置し、そして“0”が符号化され
るべき且つ前の“ビツトセル”が“1”でなかつ
たならば“ビツトセル”の前縁に転移が位置す
る。これについては米国特許第3,108,261号に
も詳述されている。
第1図は典型的なM2符号化デジタル信号を示
す。このビツトパターンにあつては、“0”が符
号化されるべき且つ前のビツトが転移を含まない
ならば、“ビツトセル”の前縁に転移が位置す
る。図示するとおり、M2符号化は所定信号に対
する最少数の転移となり、同時にデータ内容に関
係なく検出器のロツクに対する十分な転移を発生
し続ける。1を示す転移は0を示す転移よりも
“パルス・クローデイングが高に傾向がある。従
来は“0”転移よりも“1”転移のためのより広
い“ウインド”で検出器ロツク信号を動作させる
ことにより、同じ自己クロツキングコードにおけ
るこの特徴の利点を有している。
第2図は、従来の位相ロツク信号の一例を示
す。符号化データの品質は、磁気媒体上にビツト
パターンを符号化し、それを復号化してもとのビ
ツトパターンと比較することで検証される。従来
の欠点の第1は、検出ロツク信号を極めて高い周
波数とする必要があり、そしてデータレートを更
に増大することが容易に出来ないことである。そ
して第2に、データ転送動作を保証する従来の方
法はパルス・クローデイングを定量的に検出しな
い。すなわちその後の動作においてあるデータに
復号誤りを生じる危険がある。
本考案の一実施例によれば、パルス・クローデ
イングが所定限度内にあるかどうかを検出するた
めのウインドマージン検出を行い且つデユアルス
ロープの低周波検出ロツク信号による検出器を具
えている。符号化されたビツトパターンと検出さ
れたビツトパターンの比較に加えて、データエラ
ーを生じる恐れのあるデータが検出され、そのよ
うなデータレコードは不良として取り扱われるの
で、蓄積媒体に高忠度の蓄積を保証する。
第3図は、本考案の一実施例によるデジタルデ
ータの検出装置のブロツク図である。図におい
て、転移は検出されて、転移線路10に正パルス
として現われる。線路10は検出器20を付勢す
るクロツク入力に接続されている。データのプリ
アンブルと予備検出器によつて、電圧制御発振器
(VCO)30はデータに粗同期され、検出ロツク
信号40の正傾斜部の間に“1”転移が生じ、ま
たその負傾斜部の間に“0”転移が生じる。次い
The present invention relates to a synchronization device for digital data detection. There have traditionally been two problems with high-density data storage on magnetic media. First, a high frequency signal must be generated to lock the detector to the input data. The second is the phenomenon of "pulse crowding" in which transitions that are written close together in a magnetic medium tend to move apart. Very expensive circuits and components were utilized to solve the first problem. New encoding techniques have mainly been used to solve the second problem. Traditionally, sawtooth lock signals and mirror encoding techniques have been used. In this encoding technique, a transition is located in the middle of a "bit cell" when a "1" is encoded, and a "0" is to be encoded and the previous "bit cell" was not a "1". If so, the transition is located at the leading edge of the "bit cell". This is also discussed in detail in US Pat. No. 3,108,261. FIG. 1 shows a typical M2 encoded digital signal. For this bit pattern, if a "0" is to be encoded and the previous bit does not contain a transition, the transition is located at the leading edge of the "bit cell." As shown, M2 encoding results in the least number of transitions for a given signal while still producing sufficient transitions for the detector lock regardless of data content. Transitions that indicate a 1 tend to have higher "pulse crowding" than transitions that indicate a 0. Conventionally, the detector lock signal is operated with a wider "window" for a "1" transition than a "0" transition. Figure 2 shows an example of a conventional phase-locked signal. It is verified by decoding it and comparing it with the original bit pattern.The first disadvantage of the conventional method is that the detection lock signal needs to be at a very high frequency, which further increases the data rate. Second, conventional methods for guaranteeing data transfer operations do not quantitatively detect pulse crowding, which means that there is a risk that some data will be decoded incorrectly in subsequent operations. According to one embodiment of the present invention, a detector is provided with wind margin detection and dual slope low frequency detection lock signal to detect whether the pulse crowding is within predetermined limits. In addition to the comparison of the encoded bit pattern and the detected bit pattern, data that may result in data errors are detected and such data records are treated as bad, thus ensuring high fidelity storage on the storage medium. 3 is a block diagram of a digital data detection apparatus according to an embodiment of the present invention. In the figure, a transition is detected and appears as a positive pulse on a transition line 10. Line 10 is a detector The data preamble and pre-detector cause the voltage controlled oscillator (VCO) 30 to be coarsely synchronized to the data so that during the positive slope of the detected lock signal 40, A 1” transition occurs, and a “0” transition occurs between the negative slopes. Then
【表】
誤差信号 −× +× −× +×
これからも明らかなように、速い転移は必ず誤
差信号60が減少、また遅い転移は誤差信号60
に増大傾向がある。誤差信号60は濾波器70に
よつて低域濾波され、そしてVCO30に印加さ
れてその出力信号の周波数を補正する。これによ
り同期装置は入力信号にてロツクされる。前記入
力信号においては、“ビツトセル”の転移位置は
データ内容に依存し、また転移は、“ビツトセ
ル”毎に必ずしも現われない。
濾波器70およびVCO30は従来周知の手段
にて容易に形成することができる。しかしなが
ら、振幅絶対値検出器50および検出器20の詳
細回路は第5図にて詳述する。図において、検出
ロツク信号40は振幅絶対値検出器50の入力端
に供給される。+V1の基準電圧より大きい印加電
圧はトランジスタT1をオンとせしめて、両トラ
ンジスタT2,T1および抵抗器Rを介して電流
を引き込む。トランジスタT2およびT3は電流
ミラー回路を形成して、該トランジスタT2を流
れる電流の値と同じ電流が前記トランジスタT3
を介して流れる。そのため振幅絶対値検出器50
の出力電流は入力信号の電圧値に比例している。
また入力電圧が基準電圧+V1より低ければトラ
ンジスタT4をオンとして抵抗器Rを介して電流
を分流する。また入力信号の電圧値に比例した出
力電流が振幅絶対値検出器50の出力端に発生さ
れる。いずれの場合にあつても検出器50の出力
電流は同じ極性を有している。
検出器20への入力電流はトランジスタT5に
供給される。トランジスタT5およびT6は電流
ミラー回路を形成して、前記トランジスタT5に
供給される電流に等しい電流が前記トランジスタ
T6にも流れる。トランジスタT7が転移線路1
0上のパルスを極性反転したものによつて非動作
化されるとき、トランジスタT6に分流する電流
は検出器20の論理段に供給され、そして検出器
が付勢される。トランジスタT8およびT9は、
検出器20の第1論理段である差動増幅器を形成
している。トランジスタT9の基準入力端2に印
加される基準信号2は、入力端2に印加される傾
斜入力信号が前記基準信号2の値に対して大小い
ずれの値もとりうるように選択される。前記傾斜
信号が前記基準信号2より大きいときは、トラン
ジスタT8が動作状態となり、トランジスタT6
を流れる電流はトランジスタT8に転流される。
また前記傾斜入力信号が前記基準信号2より小さ
いときは、トランジスタT9が動作状態となり、
トランジスタT6を流れる電流はトランジスタT
9に転流される。両トランジスタT10,T11
および両トランジスタT12,T13も、検出器
20の第2論理段である第2差動増幅器を形成す
る。両入力端1,2におけるそれぞれの基準信号
に対する相対信号の相異る論理結合に対する電流
経路は第5図に示される。第5図においてI1 +,
I1 -,I2 +,I2 -は、入力端1,2の相対信号の符号
の正(I1 +,I2 +)負(I1 -,I2 -)によつて動作状態と
なる経路を示す論理値を与える。また第6図は第
5図の各信号の関係を示している。検出器20の
絶対値入力は正の三角波であり、検出ロツク信号
の相対的零(基準信号1のレベル)において零と
なるから、転移線上のパルスが検出ロツク信号の
相対的零の近傍からはなれるに従つて、出力信号
の絶対値は大きくなる。両トランジスタT10,
T12の電流経路による電流により、出力端に出
力信号が生じる。またトランジスタT11あるい
はT13の電流経路の電流は、トランジスタT1
4と共に電流ミラー回路を形成するトランジスタ
T15を介して流れる。これにより反対極性の電
流が検出器20の出力端に供給される。その結
果、前述真理値表1に示したアルゴリズムが具わ
るように、転移線路10におけるパルスに応答し
て一連のパルスを含む出力電流となる。
ウインド・マージン検出器は第4図の信号波形
図を参照することによつて最もよく説明される。
図において、aはM2符号化信号、bは“パル
ス・クローデイング”に応じて符号化された実際
の信号、cは“ウインド”信号である。検出され
る転移はパルス伸張器によつて伸張されて、第4
図dに示すような信号が得られる。この信号は
VCO30の傾斜出力信号と比較される。この傾
斜出力信号の転移間か、データの転移を正しくデ
コードすべきウインドとなる。そして、伸張され
たパルスの持続期間により、ウインド・マージン
テストにおける許容最小マージンが与えられる。
ウインド・マージンテストは、伸張されたパルス
の持続期間に生起する傾斜信号の転移を検出して
おこなう。このようにして検出された転移は、ウ
インドの境界に近いから、後続のデータ検索操作
時に誤りを生じる恐れがある。従つて、検出され
たパルスによつて、対応するデータ区間が不完全
でデータ格納に耐えないことが通知される。
以上詳述したように、本考案の実施により、デ
ータの復調検出用発振器の発振周波数が従来技術
におけるものの1/2程度になり、データ検出の周
期ずれを検出して通知し、不良データの記録を防
止できるので実用に供して有益である。[Table] Error signal −× +× −× +×
As is clear from this, a fast transition always reduces the error signal 60, and a slow transition always decreases the error signal 60.
There is a tendency to increase. Error signal 60 is low pass filtered by filter 70 and applied to VCO 30 to correct the frequency of its output signal. This locks the synchronizer with the input signal. In the input signal, the transition positions of the "bit cells" depend on the data content, and the transitions do not necessarily appear for each "bit cell". Filter 70 and VCO 30 can be easily formed by conventionally known means. However, the detailed circuitry of amplitude absolute value detector 50 and detector 20 is detailed in FIG. In the figure, a detection lock signal 40 is applied to the input of an amplitude magnitude detector 50. An applied voltage greater than the +V 1 reference voltage turns on transistor T1, drawing current through both transistors T2, T1 and resistor R. Transistors T2 and T3 form a current mirror circuit so that the same current as the value of the current flowing through transistor T2 flows through transistor T3.
flows through. Therefore, the amplitude absolute value detector 50
The output current of is proportional to the voltage value of the input signal.
Further, if the input voltage is lower than the reference voltage + V1 , the transistor T4 is turned on and the current is shunted through the resistor R. Further, an output current proportional to the voltage value of the input signal is generated at the output end of the amplitude absolute value detector 50. In either case, the output current of the detector 50 has the same polarity. The input current to detector 20 is supplied to transistor T5. Transistors T5 and T6 form a current mirror circuit such that a current equal to the current supplied to said transistor T5 also flows through said transistor T6. Transistor T7 is transition line 1
When deactivated by an inverted version of the pulse on 0, the current shunted through transistor T6 is supplied to the logic stage of detector 20 and the detector is energized. Transistors T8 and T9 are
A differential amplifier, which is the first logic stage of the detector 20, is formed. The reference signal 2 applied to the reference input 2 of the transistor T9 is selected such that the slope input signal applied to the input 2 can take either a value greater or smaller than the value of said reference signal 2. When the slope signal is greater than the reference signal 2, transistor T8 is activated and transistor T6 is activated.
The current flowing through is diverted to transistor T8.
Further, when the slope input signal is smaller than the reference signal 2, the transistor T9 is activated;
The current flowing through transistor T6 is
Transferred to 9. Both transistors T10, T11
And both transistors T12, T13 also form a second differential amplifier, which is the second logic stage of the detector 20. The current paths for different logical combinations of signals relative to the respective reference signals at both inputs 1, 2 are shown in FIG. In Figure 5, I 1 + ,
I 1 - , I 2 + , I 2 - are determined by the positive (I 1 + , I 2 + ) or negative (I 1 - , I 2 - ) signs of the relative signals at input terminals 1 and 2. Gives a logical value indicating the path. Further, FIG. 6 shows the relationship between the respective signals in FIG. 5. The absolute value input to the detector 20 is a positive triangular wave, which becomes zero when the detected lock signal is at relative zero (the level of reference signal 1). As the distance increases, the absolute value of the output signal increases. Both transistors T10,
The current through the current path of T12 produces an output signal at the output end. Further, the current in the current path of transistor T11 or T13 is
It flows through transistor T15, which together with 4 forms a current mirror circuit. This provides a current of opposite polarity to the output of the detector 20. The result is an output current that includes a series of pulses in response to the pulses in transition line 10, as implemented by the algorithm shown in Truth Table 1 above. The window margin detector is best explained by reference to the signal waveform diagram of FIG.
In the figure, a is the M 2 encoded signal, b is the actual signal encoded according to "pulse crowding", and c is the "window" signal. The detected transition is stretched by a pulse stretcher and the fourth
A signal as shown in Figure d is obtained. This signal is
It is compared with the slope output signal of VCO 30. This transition period of the gradient output signal is a window in which the data transition must be correctly decoded. The stretched pulse duration then provides the minimum allowable margin in the window margin test.
The window margin test is performed by detecting transitions in the slope signal that occur during the duration of a stretched pulse. Transitions detected in this manner may cause errors during subsequent data retrieval operations since they are close to the boundaries of the window. Therefore, the detected pulse signals that the corresponding data interval is incomplete and does not support data storage. As described in detail above, by implementing the present invention, the oscillation frequency of the oscillator for data demodulation detection becomes about half that of the conventional technology, detects and notifies period deviations in data detection, and records defective data. This method is useful in practical use because it can prevent this.
第1図はM2符号化デジタル信号、第2図は位
相ロツク信号のそれぞれの波形図である。第3図
は本考案の一実施例を示すブロツク図、第5図は
その一部の詳細な回路図、第6図はその各部の波
形図で20:検出器、20:電圧制御形発振器、
50:振幅絶対値検出器、70:濾波器である。
第4図はウインド・マージン検出器を説明するた
めの波形図である。
FIG. 1 is a waveform diagram of the M2 encoded digital signal, and FIG. 2 is a waveform diagram of the phase lock signal. FIG. 3 is a block diagram showing an embodiment of the present invention, FIG. 5 is a detailed circuit diagram of a part thereof, and FIG. 6 is a waveform diagram of each part thereof. 20: Detector, 20: Voltage controlled oscillator,
50: amplitude absolute value detector; 70: filter.
FIG. 4 is a waveform diagram for explaining the window/margin detector.
Claims (1)
期装置 (イ) 入力端子および第1,第2の出力端子を有す
る可変発振器:前記入力端子に供給された信号
に応じた周波数を有する周期的三角波信号が前
記第1出力端子に、前記第1出力端子の出力信
号の正あるいは負のそれぞれの傾斜に対応した
第1あるいは第2の値を有する信号が前記第2
出力端子に、それぞれ発生される。 (ロ) 入力端子および出力端子を具えた振幅検出
器:前記入力端子には前記可変発振器の第1出
力端子に接続され、前記入力端子における信号
値と基準値との間の差の振幅絶対値に応じた出
力信号が前記出力端子に発生される。 (ハ) 前記可変発振器の第1および第2の出力端子
にそれぞれ接続された第1および第2の入力端
子、それら第1および第2の入力端子のそれぞ
れへの入力信号の変化範囲内のそれぞれの基準
信号与える第1および第2の基準入力端子、前
記振幅検出器の出力端子に接続された第3入力
端子、データ信号の転移入力パルス信号が導入
される第4入力端子、およびこの転移入力パル
ス信号のパルス期間だけ、前記第3入力端子へ
の入力信号と同じ絶対値の出力信号を出力する
出力端子を有する検出器:前記出力信号の極性
は、前記第1および第2の入力端子への入力信
号をそれぞれの基準信号から測定したときのそ
れぞれの極性が同極性のとき前記第3入力端子
への入力信号と同極性で、反対極性のとき前記
第3入力端子への入力信号と反対極性となる。 (ニ) 前記検出器に接続された入力端子と前記可変
発振器の入力端子に接続された出力端子を有
し、信号を低域濾波した後それに応じた出力信
号を発生する濾波器。[Claims for Utility Model Registration] A synchronizing device for digital data detection consisting of the following (a) to (d): (a) A variable oscillator having an input terminal and first and second output terminals: supplied to the input terminal. A periodic triangular wave signal having a frequency corresponding to the output signal is applied to the first output terminal, and a signal having a first or second value corresponding to a positive or negative slope of the output signal of the first output terminal, respectively. is the second
are generated at the output terminals, respectively. (b) An amplitude detector comprising an input terminal and an output terminal: the input terminal is connected to the first output terminal of the variable oscillator, and the amplitude absolute value of the difference between the signal value at the input terminal and the reference value is detected. An output signal corresponding to the output voltage is generated at the output terminal. (c) first and second input terminals connected to the first and second output terminals of the variable oscillator, respectively, within the range of change of the input signal to each of the first and second input terminals; a third input terminal connected to the output terminal of the amplitude detector, a fourth input terminal into which a transition input pulse signal of the data signal is introduced, and a transition input of the data signal; A detector having an output terminal that outputs an output signal having the same absolute value as the input signal to the third input terminal only during the pulse period of the pulse signal: The polarity of the output signal is set to the first and second input terminals. When the polarities of the input signals measured from the respective reference signals are the same polarity, the polarity is the same as the input signal to the third input terminal, and when the polarity is opposite, the polarity is opposite to the input signal to the third input terminal. Becomes polar. (d) A filter having an input terminal connected to the detector and an output terminal connected to the input terminal of the variable oscillator, and generating a corresponding output signal after low-pass filtering the signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12829077U JPS624943Y2 (en) | 1977-09-22 | 1977-09-22 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12829077U JPS624943Y2 (en) | 1977-09-22 | 1977-09-22 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5444519U JPS5444519U (en) | 1979-03-27 |
JPS624943Y2 true JPS624943Y2 (en) | 1987-02-04 |
Family
ID=29091838
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12829077U Expired JPS624943Y2 (en) | 1977-09-22 | 1977-09-22 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS624943Y2 (en) |
-
1977
- 1977-09-22 JP JP12829077U patent/JPS624943Y2/ja not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS5444519U (en) | 1979-03-27 |
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