JPS6245167A - Semiconductor memory device - Google Patents
Semiconductor memory deviceInfo
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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Abstract
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体メモリ装置、特に半導体基板上に形成さ
れたＣＭＯＳスタチックＲＡ Ｍ（ＲａｎｄｏｍＡ、ｃ
ｃｅｓａ Ｍｅｍｏｒｙ） の構造に関する。Detailed Description of the Invention [Technical Field] The present invention relates to a semiconductor memory device, particularly a CMOS static RAM (Random A, c
cesa Memory).
コンピュータ用のメモリとしてのスタチックＲＡＭはリ
フレッシュ動作が不賛であり、１１ジノ作タイミングの
設定が容易であるとの理由で使い易く、中でも集積度が
増し、大容量化した１６にビットのスタテックＲＡ、
Ｍが最近時安の中心になっている。（工業調査会発行「
電子材料Ｊ１９８０年６月、Ｐ、６１〜６７）
第４図は本出願人により開発された２に×８ビット７ス
タチツクＲＡＭのメモリセル例を示す。Static RAM as computer memory is not well-received due to its refresh operation, and it is easy to use because it is easy to set the timing of 11-bit operation.In particular, static RAM of 16 bits and 16 bits, which has increased integration density and increased capacity. ,
M has recently become the center of the market. (Published by Industrial Research Council)
(Electronic Materials J, June 1980, pp. 61-67) FIG. 4 shows an example of a 2×8 bit 7 static RAM memory cell developed by the applicant.
同図において、Ｑｔ 、 Ｑ＝は駆動用ＭＯ８ＦＥＴ
であって、ポリＳｉからなる入力電極となる番ゲート電
極は交差するポリＳｌからなるセル内配線により第１′
￥ｌＬ位の電源配線ＶＣＣに接続され高抵抗負荷Ｒによ
って制御される。In the same figure, Qt, Q= is MO8FET for driving
The first gate electrode, which becomes the input electrode made of poly-Si, is connected to the first
It is connected to the power supply wiring VCC of about ¥1L and is controlled by a high resistance load R.
Ｑｓ 、 Ｑ４は転送用ＭＯ８ＦＥＴ”Ｋｌ’あって、
その一方はＱｉ 、Ｑ−のゲートに接続され、他方はＡ
ｌ配線によシデータ線に接続される。このＱｓ＋Ｑ４の
ゲートはポリＳｔ配線によってワイドｉＷに接続され、
このワード線にはワード線低抵抗用のＡｌ配線が重ねて
形成しである。Qs and Q4 have transfer MO8FET "Kl',
One of them is connected to the gate of Qi, Q-, the other is A
It is connected to the data line by l wiring. The gate of this Qs+Q4 is connected to wide iW by polySt wiring,
This word line is overlaid with Al wiring for low resistance of the word line.
このようなメモリセルを形成するためには、ワード線の
低抵抗用配線とセル内の配線、又ｔｌＶ（（配線、ある
いは第２を位の接地配線Ｖｇｇ ′ｆｃ異なる配線によ
り形成しなければならない。In order to form such a memory cell, the low resistance wiring of the word line and the wiring within the cell must be formed by different wiring. .
このためポリＳｔの一部で高抵抗Ｒ，、Ｒ，を、他部で
セル内配線又はＶＣＣ配線を形成するために、第２層ポ
リＳｉを堆積後に一部をホトレジストでマスクして、一
方にｎ型不純物をドーピングしなければならず、ホトレ
ジスト工程が多くなってくる。Therefore, in order to form high resistance R,,R, in a part of the poly-St and intra-cell wiring or VCC wiring in another part, after depositing the second layer poly-Si, a part is masked with photoresist, and one part is masked with photoresist. It is necessary to dope n-type impurities into the wafer, which increases the number of photoresist steps.
さらに、２層目ポリＳｌ金用いて高抵抗Ｒ１゜Ｒ，を高
精度に形成する必要があり、ホトレジストの加工精度や
、レジストあわせ精度等でメモリセルの面積が決定され
てしまい、高集積化が容易に達成できないことがわかっ
た。Furthermore, it is necessary to form the high resistance R1°R with high precision using the second layer of poly-Sl gold, and the area of the memory cell is determined by the processing accuracy of the photoresist and the accuracy of resist alignment, etc., resulting in high integration. It turns out that this is not easily achieved.
本発明は上記した問題全克服するためになされたもので
あって、その目的とするところは配線を構成するポリＳ
ｉ材料全限定することによりホトレジスト工程を少なく
て、かつ、高集積化できる半導体メモリ構造全提供する
ことにある。The present invention has been made to overcome all of the above-mentioned problems, and its purpose is to
The object of the present invention is to provide an entire semiconductor memory structure that can reduce the number of photoresist steps and achieve high integration by limiting all i-materials.
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
すなわち、スタティック型メモリセルにおいて、第１層
ポリＳｉで、ＭＯＳＦＥＴのゲート電極やワード線を形
成し、第２層ポリＳｉで高抵抗のみを形成し、第１層ア
ルミニウム配線でセル内配線。That is, in a static memory cell, the gate electrode and word line of the MOSFET are formed using the first layer poly-Si, only the high resistance is formed using the second layer poly-Si, and the internal cell wiring is formed using the first layer aluminum wiring.
Ｖｃｃ （高電位）配線、ワード線の低抵抗のための配
線を形成し、第２層アルミニウム配線で、データ線とＶ
ＥＥ（低電位）配線全形成する。Vcc (high potential) wiring and word line wiring for low resistance are formed, and the second layer aluminum wiring is used to connect data lines and Vcc wiring.
All EE (low potential) wiring is formed.
上記の如く、昼抵抗全第２層ボ９ Ｓ ｔのみで形成し
ているため、従来必要であった、第２層ポリＳｉの高抵
抗部上のホトレジストのノくターニング工程、高抵抗部
分以外の低抵抗化のためのイオン打込工程の２工程が削
除でき、工程数の低減が計かれ、コスト低減が達成でき
る。As mentioned above, since the entire day resistor is formed only from the second layer board 9St, the turning process of the photoresist on the high resistance part of the second layer poly-Si, which was conventionally required, is required except for the high resistance part. The two steps of ion implantation for lowering the resistance can be eliminated, the number of steps can be reduced, and costs can be reduced.
さらに、高抵抗を第２層ポＩＪ Ｓ ｉのみで形成して
いるため、第２層ポリＳｉのバター二／グのためのホト
レジ加工精度及び同層の高抵抗部上へのホトレジストの
あわせ精度でメモリセルの面積が決定されなくなるため
、メモリ装置のチップ面積の大部分を占るメモリセルの
面積を縮少化でき、半導体メモリ装置の高集積化が達成
できる。Furthermore, since the high resistance is formed only from the second layer poly-Si, the accuracy of photoresist processing for buttering the second layer poly-Si and the alignment accuracy of the photoresist on the high resistance part of the same layer are improved. Since the area of the memory cell is no longer determined by , the area of the memory cell, which occupies most of the chip area of the memory device, can be reduced, and high integration of the semiconductor memory device can be achieved.
第１図は本発明の一実施例を示すものであって、２に×
８ビット・スタチックＲＡＭのメモリセルの回路図でろ
る。FIG. 1 shows an embodiment of the present invention.
This is a circuit diagram of an 8-bit static RAM memory cell.
同図において太い実線は第１シボリＳ ｉ ｆ示し、太
い破線は第２層ボＩＪ Ｓ ｉ ｆ示す。また、細い実
線は第１層Ａｌ、細い点線は第２層Ａｌを示す。In the figure, the thick solid line indicates the first texture S i f, and the thick broken line indicates the second layer IJ S i f. Further, the thin solid line indicates the first layer Al, and the thin dotted line indicates the second layer Al.
すなわち、駆動用のＭＯＳ Ｆ Ｅ Ｔ ＱＩ 、 Ｑ
ｔ及び転送用ＭＯ８ＦＥＴＱｓ 、Ｑ４において、入力
電極のゲート電極は第１層のポリＳ ｉからなシ、これ
らゲートに接続するセル内配線の一部は第１シボリＳ
ｓ ｉ 、他の一部は第１層ｉからなる。ＱＩ。That is, the driving MOS FET QI, Q
In the transfer MO8FET Qs and Q4, the gate electrode of the input electrode is made of the first layer of poly Si, and a part of the intra-cell wiring connected to these gates is made of the first layer of poly Si.
s i and the other part consists of the first layer i. QI.
Ｑ、のゲートに接続するセル内配線は第２層ポリＳ１か
らなる高抵抗Ｒ’に介して第１層Ａｌからなる第１電位
の電源配線ＶＣＣに接続される。The intra-cell wiring connected to the gate of Q is connected to a first potential power supply wiring VCC made of first layer Al through a high resistance R' made of second layer poly S1.
Ｑｓ 、 Ｑ、のゲートに接続する第１層ポリＳ１配
線は同じくポリＳ１からなるワード線Ｗに接続され、こ
のワード線Ｗには第１層Ａｌからなるワード線低抵抗用
配線が重ねて形成される。The first layer poly S1 wiring connected to the gates of Qs and Q is connected to a word line W also made of poly S1, and a word line low resistance wiring made of first layer Al is formed over this word line W. be done.
Ｑｌ、Ｑｔの第１を位の接続配線は第１層ＡＡにより形
成され、Ｑｓ 、 Ｑ＝に接続されるデータ線は第２層
Ｍにより形成される。The first connection wiring for Ql and Qt is formed by the first layer AA, and the data line connected to Qs and Q= is formed by the second layer M.
第２図は上記メモリセルの一部（転送トランジスタＱ、
及び駆動用ＭＯ８ＦＥＴＱ、のゲート）近傍の配線構造
上水す平面図である。Figure 2 shows a part of the memory cell (transfer transistor Q,
and the gate of the driving MO8FETQ); FIG.
第３図は第２図におけるＡ−Ａ切断断面図である。同図
において、１はｎ−型Ｓｋ基板（サブストレート）、３
はＰ型ウェル（Ｐ−ｗｅｌｌ）、 ５はアイソレーシ
ョン酸化膜、６は第１．第２出力領域となるソース・ド
レインｎ＋型層、である。FIG. 3 is a sectional view taken along the line AA in FIG. 2. In the same figure, 1 is an n-type Sk substrate (substrate), 3
is a P-type well (P-well), 5 is an isolation oxide film, and 6 is a first . This is the source/drain n+ type layer which becomes the second output region.
第３図を参照し、各配線を構成する態様を工程順に説明
すると下記のとおりである。Referring to FIG. 3, the manner in which each wiring is constructed will be explained in the order of steps as follows.
（１） 第１層ボ！Ｊ Ｓ ｉ ’にデポジットして
転送用トランジスタＱ、の絶縁ゲート電極８及び駆動用
トランジスタＱ、のゲート９及びワード線Ｗを形成する
。この第１層ポリＳｉにはｎ 型ソース・ドレイン拡散
時の不純物をドーグすることにより、低比抵抗化される
。(1) First layer bo! The insulated gate electrode 8 of the transfer transistor Q, the gate 9 of the drive transistor Q, and the word line W are formed by depositing on J S i '. By doping impurities into this first layer poly-Si during n-type source/drain diffusion, the specific resistance is reduced.
（２） このあと図示されない層間絶縁膜形成、スル
ーホール形成後不純物のドープされないポリＳｉをデポ
ジットして第２層ポリＳｉよυなる高抵抗Ｒ（１０）を
形成する。(2) Thereafter, after forming an interlayer insulating film (not shown) and forming through holes, poly-Si which is not doped with impurities is deposited to form a second layer of poly-Si with a high resistance R(10) of υ.
（３）層間膜、スルーホール形成後、Ａｌｔ蒸着し第１
層Ａｌ配線を形成する。この第１層Ａｌ配線は、転送用
トランジスタＱ、のソースと第２層ポリＳ１からなる高
抵抗をつなぐセル自記Ｉｖｉ！１３゜第１層ポリＳｉか
らなるワード線に重ねてワード絆低抵抗用の配線１４．
第２層ポリＳｉからなる高抵抗に接続しさらに電源配線
ＶＣＣとして延在する配線１５として用いられる。(3) After forming the interlayer film and through holes, Alt is deposited and the first
A layered Al wiring is formed. This first layer Al wiring connects the source of the transfer transistor Q and the high resistance made of the second layer poly S1. 13. Word bond low resistance wiring 14. Overlaid on the word line made of first layer poly-Si.
It is used as a wiring 15 that is connected to a high resistance layer made of second layer poly-Si and further extends as a power supply wiring VCC.
（４）層間膜、スルーホール形成後、ＡＩ！を蒸着して
第１層Ａｌ配線１２を形成する。この第２層Ａｌ配線は
転送用トランジスタＱ３のンースｎ＋型層に低抵抗接続
し、データ線となる。(4) After forming the interlayer film and through holes, AI! The first layer Al wiring 12 is formed by vapor-depositing. This second layer Al wiring is connected with low resistance to the first n+ type layer of the transfer transistor Q3 and becomes a data line.
以上実施例で説明した本発明によれば下記のように効果
が得られる。According to the present invention explained in the examples above, the following effects can be obtained.
これまでの構造では、電源配線とセル内配線に第１層及
び第２層のポリＳｉを用い、このうち１つの層のポリＳ
ｌ配線は一部を高抵抗とするために部分的にノンドープ
とするためホトレジストマスク工程が多くなってプロセ
スが複雑化したが、本発明ではこれら配線の一部ｔＡｌ
配線とすることにより、１つの層（第２層）のポリＳｉ
はもっばら高抵抗として使用することになり部分的にド
ープ、ノンドーグ処理のためのホトレジストマスク工程
とドープ処理工程を省略することができる。In the conventional structure, the first and second layers of poly-Si are used for the power wiring and the intra-cell wiring, and one layer of poly-Si is used for the power wiring and the intra-cell wiring.
In order to make some of the tAl wirings high in resistance, some of them are undoped, which increases the number of photoresist mask steps and complicates the process. However, in the present invention, some of these wirings are
By forming wiring, one layer (second layer) of poly-Si
Since it is mainly used as a high resistance film, the photoresist mask process and doping process for partially doping and non-doping processes can be omitted.
なお、セル内配線に使用したｋｌ配線は電源配線、接地
用配線及びワード線補強用配線に共用することができる
から、このだめの工程は増加することはない。Note that since the kl wiring used for intra-cell wiring can be used in common for power supply wiring, grounding wiring, and word line reinforcing wiring, this additional process is not increased.
以上本発明者によりてなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。Although the invention made by the present inventor has been specifically explained above based on examples, it should be noted that the present invention is not limited to the above-mentioned examples and can be modified in various ways without departing from the gist of the invention. Not even.
たとえばバイポーラＣＭＯＳスタチックＲＡＭの場合は
、ダイレクトコンタクト方法を採用することにより、第
１層ポリＳｉでエミッタ引出し電極を形成することを前
提とする。For example, in the case of a bipolar CMOS static RAM, it is assumed that the direct contact method is employed to form the emitter lead electrode using the first layer of poly-Si.
第１層Ａｌ配線をデータ線に、第２層Ａｌ配線金セル内
配線の一部に使うように逆の使い方も可能である。It is also possible to use the first layer Al wiring as a data line and the second layer Al wiring as a part of the gold cell internal wiring.
本発明はＭＯＳスタチックＲＡＭメモリセル一般に適用
することができる。The present invention can be applied to MOS static RAM memory cells in general.
第１図は本発明の一実施例を示すメモリセルの回路図で
ある。
第２図は第１図で示したメモリセルの一部の配線の配置
を示す平面図である。第３図は第２図におけるＡ−Ａ’
視断面図である。
第４図はこれまでのメモリセルの一例全示す回路図であ
る。
第５図は第４図で示したメモリセルの一部の断面図であ
る。
１・・・ｎ型Ｓｌ基板、３・・・Ｐ型ウェル、５・・・
アイソレーシッン酸化膜、６・・・ソース・ドレインｎ
＋型層、７・・・コンタクト用ｎ 型拡散層、８・・・
転送用ＭＯ８ＦＥＴ（例えばＱ、）の絶縁ゲート電極（
第１層ポリＳｉ）、９・・・駆動用Ｍ ＯＳ Ｆ Ｅ
Ｔ（例えばＱ、）のゲート電極（第１層Ｉ’ｏｌｙｓｔ
）１０・・・高抵抗（第２層ポリＳｉ）、１】・・・
第１層Ａｌ配線、１２・・・第２層ＡＩ配れ！、１６・
・・第２層ポリＳｔ配線層。
＼〜、〜・″
第 １ 図
ν’ｃ
第 ２ 図
第 ３ 図FIG. 1 is a circuit diagram of a memory cell showing one embodiment of the present invention. FIG. 2 is a plan view showing the wiring arrangement of part of the memory cell shown in FIG. 1. Figure 3 is AA' in Figure 2.
FIG. FIG. 4 is a circuit diagram showing an example of a conventional memory cell. FIG. 5 is a cross-sectional view of a portion of the memory cell shown in FIG. 4. 1... N-type Sl substrate, 3... P-type well, 5...
Isolated oxide film, 6...source/drain n
+ type layer, 7... n type diffusion layer for contact, 8...
Insulated gate electrode (for example, Q,) of MO8FET for transfer (
1st layer poly-Si), 9... Driving MOS F E
Gate electrode (first layer I'olyst) of T (e.g. Q,)
)10...High resistance (second layer poly-Si), 1]...
1st layer Al wiring, 12...2nd layer AI distribution! , 16・
...Second layer polySt wiring layer. \〜、〜・″ Figure 1 ν'c Figure 2 Figure 3
Claims (1)
る基板と異なる導電型の拡散層、多結晶半導体からなる
入力電極、入力電極に接続するセル内配線及びセル内高
抵抗、第１電位配線、第２電位配線、データ線ならびに
ワード線が形成されているスタチックＭＯＳメモリ装置
であって、上記セル内配線の一部、第１電位配線、第２
電位配線及び上記ワード線を低抵抗化するための配線は
同一の配線層により形成されていることを特徴とする半
導体メモリ装置。 ２、上記セル内配線の一部及び第１電位配線等は第１の
Ａｌ層からなり、上記データ線は第２のＡｌ層からなり
上記セル内配線の他部は第１のポリＳｉ層からなり上記
セル内高抵抗は第２のポリＳｉ層からなる特許請求の範
囲第１項に記載の半導体メモリ装置。[Claims] 1. On the surface of one semiconductor substrate, a diffusion layer of a conductivity type different from that of the substrate serving as the first and second output regions, an input electrode made of a polycrystalline semiconductor, an in-cell wiring connected to the input electrode, and A static MOS memory device in which a high resistance within a cell, a first potential wiring, a second potential wiring, a data line, and a word line are formed, wherein a part of the internal wiring, the first potential wiring, the second potential wiring, and a second potential wiring are formed.
A semiconductor memory device characterized in that a potential wiring and a wiring for reducing the resistance of the word line are formed of the same wiring layer. 2. A part of the intra-cell wiring, the first potential wiring, etc. are made of the first Al layer, the data line is made of the second Al layer, and the other part of the intra-cell wiring is made of the first poly-Si layer. 2. The semiconductor memory device according to claim 1, wherein said high resistance within the cell is comprised of a second poly-Si layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184150A JPS6245167A (en) | 1985-08-23 | 1985-08-23 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184150A JPS6245167A (en) | 1985-08-23 | 1985-08-23 | Semiconductor memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6245167A true JPS6245167A (en) | 1987-02-27 |
Family
ID=16148240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184150A Pending JPS6245167A (en) | 1985-08-23 | 1985-08-23 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6245167A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH028054U (en) * | 1988-06-30 | 1990-01-18 | ||
| US10527588B2 (en) | 2009-09-30 | 2020-01-07 | Mitsubishi Heavy Industries, Ltd. | Immersion-type ultrasound flaw detection device and ultrasound flaw detection system |
-
1985
- 1985-08-23 JP JP60184150A patent/JPS6245167A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH028054U (en) * | 1988-06-30 | 1990-01-18 | ||
| US10527588B2 (en) | 2009-09-30 | 2020-01-07 | Mitsubishi Heavy Industries, Ltd. | Immersion-type ultrasound flaw detection device and ultrasound flaw detection system |
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