JPS6243763A - Stand-by mode circuit - Google Patents
Stand-by mode circuitInfo
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- JPS6243763A JPS6243763A JP60183647A JP18364785A JPS6243763A JP S6243763 A JPS6243763 A JP S6243763A JP 60183647 A JP60183647 A JP 60183647A JP 18364785 A JP18364785 A JP 18364785A JP S6243763 A JPS6243763 A JP S6243763A
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- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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- Microcomputers (AREA)
Abstract
Description
【発明の詳細な説明】
この発明は，スタンドバイモードを備えたシングルチッ
プマイクロコンピュータ等のスタンドバイモード回路に
関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a standby mode circuit for a single-chip microcomputer or the like having a standby mode.
一般に、半導体集積回路においては、消費電力を極力少
すくシ，且つメモリのデータ等を保持する有効な手段と
して，内部回路の発振を停止させて回路に流れる電流を
μＡオーダ以内抑える手法が用いられる。この時の発振
が停止している状態をスタンドバイモードと言う。Generally, in semiconductor integrated circuits, as an effective means of reducing power consumption as much as possible and retaining data in memory, a method is used to stop the oscillation of the internal circuit and limit the current flowing through the circuit to within the μA order. . The state in which oscillation is stopped at this time is called standby mode.
ところで、従来は通常動作状態から上記スタンドバイモ
ードへ切換える場合には、外部からコントロール信号を
入力し，このコントロール信号によりて直接スタンドノ
童イモードヘ転移するようにしている．このため、例え
ばスタンドバイモードへ入るための条件？一夕のセーブ
等）が必要な場合には，事前にこのような処理を行なわ
なければならず，割込等の他の入力を必要とし，処理上
の手続きが複雑化する欠点がある。By the way, conventionally, when switching from the normal operating state to the standby mode, a control signal is inputted from the outside, and the control signal causes a direct transition to the standby mode. For this reason, for example, the conditions for entering standby mode? If it is necessary to save the data overnight, etc., such processing must be performed in advance, requiring other inputs such as interrupts, and the processing procedure becomes complicated.
この発明は上記のような事情に鑑みてなされたもので，
その目的とするところは，スタンドバイモードへの切換
え時の処理を簡単化できるスタンドバイモード回路を提
供することである。This invention was made in view of the above circumstances.
The purpose is to provide a standby mode circuit that can simplify processing when switching to standby mode.
すなわち、この発明においては、上記の目的を達成する
ために、スタンドバイ入力信号をソフトウェアによ）書
き換え可能なフラグによりインヒビット可能にしたもの
である。That is, in the present invention, in order to achieve the above object, the standby input signal can be inhibited by a flag that can be rewritten (by software).
以下、この発明の一実施例について図面を参照して説明
する。第１図における・母ワーセープ信号入力端子１ノ
から入力されるパワーセーブ信号（スタンドバイ入力信
号）下］は、負論理アン’ｐ”ｒ−）Ｊ、’の一方の入
力端に供給される。An embodiment of the present invention will be described below with reference to the drawings. In FIG. 1, the power save signal (standby input signal) input from the mother power save signal input terminal 1 is supplied to one input terminal of the negative logic amplifier 'p''r-)J,'. .
上記アンドｆ −） Ｊ Ｊの他方の入力端には、ラッ
チ回路１３の出力が供給される。このラッチ回路１３に
は、データＤＩＮおよび書き込み信号ＷＲが供給され、
リセット信号丁「によって９セツトされる。上記アンド
ｒ−） １２の出力は、インノ々−夕１４の入力端およ
び遅延回路１５０入力端にそれぞれ供給される。上記イ
ン・ぐ−タ１４の出力は、負論理ノアダート１６の一方
の入力端に供給される。このノアｒ−） １６の他方の
入力端には、リセット信号−１１が供給される。そして
、このノアｒ −） １ ｇの出力端から内部回路のリ
セット信号ＩＲ８を得る。また、上記遅延回路１５の出
力は、インバータ１７の入力端に供給され、このインバ
ータ１７の出力が負論理アンドダート１８の一方の入力
端に供給される。このアンドｆ −） Ｉ Ｆｊの他方
の入力端には、上記／４ワーセープ信号Ｐｓが供給され
、その出力が発振回路１９およびインバータ２゜に供給
される。上記発振回路１９０発撮出カけ。The output of the latch circuit 13 is supplied to the other input terminal of the ANDf-) JJ. This latch circuit 13 is supplied with data DIN and write signal WR,
The outputs of the reset signal 12 are supplied to the input terminal of the inverter 14 and the input terminal of the delay circuit 150, respectively.The output of the inverter 14 is , is supplied to one input terminal of the negative logic NOR dart 16. A reset signal -11 is supplied to the other input terminal of this NOR r-) 16. Then, the output terminal of this NOR r-) 1 g The output of the delay circuit 15 is supplied to the input terminal of an inverter 17, and the output of the inverter 17 is supplied to one input terminal of the negative logic AND/DART 18. The other input terminal of the ANDf-)IFj is supplied with the /4 warp signal Ps, and its output is supplied to the oscillation circuit 19 and the inverter 2°.The oscillation circuit 190 starts shooting.
クロック分周回路２１に供給され、このクロック分周回
路２１による分周出力がナンドｆ−）２２．２３の一方
の入力端に供給される。これらナントゲート２２．２３
の他方の入力端にはそれぞれ、上記イン・ぐ−夕２０の
出力が供給され、その出力端からクロック信号φ１．φ
、を得る。The clock frequency divider circuit 21 supplies the frequency divided output from the clock frequency divider circuit 21 to one input terminal of the NAND f-) 22 and 23. These Nantes Gate 22.23
The outputs of the input gates 20 are supplied to the other input terminals of the inverters 20, respectively, and the clock signals φ1. φ
, get .
なお、上記／４’ワーセープ信号Ｐｓは、割込要求信号
ＩＮＴとして内部回路に供給される。The /4' war save signal Ps is supplied to the internal circuit as an interrupt request signal INT.
なお、上記遅延回路１５は、例えば縦続接続されたクロ
ックドイン・々−夕から成り、これらクロックドインノ
ぐ一夕はそれぞれ上記アンにダート２２．２３から出力
されるクロック信号φ７．φ、が交互に供給されて制御
されるようになっている。The delay circuit 15 is made up of, for example, cascade-connected clocked inputs, and each of these clocked inputs receives a clock signal φ7. φ, are alternately supplied and controlled.
次に、上記のような構成において第２図のタイミングチ
ャードを参照しつつ動作を説明する。Next, the operation of the above configuration will be explained with reference to the timing chart of FIG.
時刻ｔｏにリセット信号−１１がへイ（＠Ｈ″）レベル
に設定されると、ラッチ回路１３のスタンドバイイネー
ブルフラグは、クリ了された状態で、ＷＲ倍信号受けつ
け可能な状態になる。When the reset signal -11 is set to the high (@H'') level at time to, the standby enable flag of the latch circuit 13 is cleared and becomes ready to accept the WR multiplied signal.
この時、リセット信号Ｒ８のｔ Ｈｓレイルによりノア
ｒ −ト１６の出力ＩＲ８も１Ｈ＃レベルとなる。次の
時刻ｔ、にはノタヮーセーゾ信号Ｐｓがロー（＠Ｌ”）
レベルとなると、アンド’ｒ’ ） １２ ノ出力ｄ
： ”″Ｈ＃レベル、インバータ１４の出力が″″Ｌ＃
Ｌ＃レベル、ノアｒ−）Ｉ６の出力ＩＲ８が＠Ｌ＃しく
ルとなって内部回路が初期化される１次に、遅鈷回路１
５による遅延時間Δｔだけ遅れて上記アンドダート１２
の＠Ｈルベルがインバータ１７を介してアンドｆ −）
１ ｇの一方の入力端に伝達され、この時上記アンド
ｆ’ −） Ｉ Ｎの他方の入力端に供給されるパワー
セーブ信号ＰＳが′″ぴしせルであるので、アンドゲー
トＩ８の出力が＠Ｈ”レベルとなる。これによって１発
振回路１９を構成するノアｆ −） １９ ａの出力が
＠Ｌ”レベルとなって、この発振回路Ｉ９の発振が停止
される。At this time, the output IR8 of the node 16 also goes to the 1H# level due to the tHs rail of the reset signal R8. At the next time t, the notaiseso signal Ps is low (@L”)
When it comes to the level, AND'r' ) 12 output d
: ""H# level, the output of inverter 14 is ""L#
L# level, Noah r-) The output IR8 of I6 becomes @L# and the internal circuit is initialized.
The above AND dart 12 is delayed by the delay time Δt due to 5.
@H Lebel is connected to andf −) through inverter 17.
Since the power save signal PS transmitted to one input terminal of the AND gate I8 and at this time supplied to the other input terminal of the AND gate I8 is a signal, the output of the AND gate I8 is @H” level. As a result, the output of the NOR f-) 19a constituting the 1 oscillation circuit 19 becomes @L'' level, and the oscillation of the oscillation circuit I9 is stopped.
この時、インバータ２０の出力は１Ｌ”レベルとなり、
内部クロックφ１．φ、は″Ｈ”レベルに設定される（
時刻１．）。この処理中、ｄワーセーブ信号Ｐｓが＠Ｌ
ルベルとなると割込みが発生するが、ノアｆ−ト１６の
出力１１２８が＠Ｌｊレベルとなって内部回路が初期化
されるため、この割込要求は意味を持たない、なお、こ
の割込みに対しては１割込イネーブルフラグを設け、こ
のフラグと上記割込要求信号との論理積により割込要求
を発生するようにしても良い。At this time, the output of the inverter 20 becomes 1L" level,
Internal clock φ1. φ is set to “H” level (
Time 1. ). During this process, the dwarp save signal Ps is @L
When the level is reached, an interrupt occurs, but this interrupt request has no meaning because the output 1128 of the Nord f-16 becomes @Lj level and the internal circuit is initialized. Alternatively, an interrupt enable flag may be provided, and an interrupt request may be generated by logical product of this flag and the above-mentioned interrupt request signal.
次に、ノ母ワーセーツモードの解除方法について説明す
る。まず、リセット信号Ｒ８を″Ｌ”レベルに設定しく
時刻ｔ、）１次にパワーセーブ信号ＰＳを’Ｈ”レベル
に設定する（時刻ｔ４）ＩＩこれによって、アンドゲー
ト１８の出力が１Ｌ”レベルとなると、発啄回路１９が
再び発振し始め、内部同期信号φ３．φ、が発生される
。その後、リセット信号丁１金“Ｈ″レベル設定する。Next, a method of canceling the motherboard mode will be explained. First, the reset signal R8 is set to the "L" level (time t). Second, the power save signal PS is set to the "H" level (time t4) II. This causes the output of the AND gate 18 to become the 1L" level. Then, the oscillation circuit 19 starts oscillating again, and the internal synchronization signal φ3. φ is generated. After that, the reset signal D1 is set to the "H" level.
これによるラッチ回路１３のリセット終了後、ラッチ回
路１３のスタンドバイイネーブルフラグをセットし、・
々ワーセーブ信号ＰＳをインヒビットする。この時、ノ
母ワーセーブ信号ＰＳｌｋ”Ｌ”レベルに設定すると、
スタンドバイモードへの遷移は起こらず割込みが発生す
る。After the latch circuit 13 is reset by this, the standby enable flag of the latch circuit 13 is set, and
inhibits the power save signal PS. At this time, if the power save signal PSlk is set to "L" level,
A transition to standby mode does not occur and an interrupt occurs.
ユーザはこの割込みのルーチンで必要なデータの処理を
行表い、最後にソフトウェアによりスタンドバイイネー
ブルフラグをクリアする。The user executes the necessary data processing in this interrupt routine, and finally clears the standby enable flag using software.
この時％）母ワーセープ信号ＰＳが１Ｌ”レベルである
ので１割込み前の初期状態に戻る。At this time, the mother war save signal PS is at the 1L'' level, so the process returns to the initial state before one interrupt.
なお、スタントノぐイモードの不必要なアプリケージ冒
ンでは、上記割込モードにおいてスタンドバイイネーブ
ルフラグ全セットしたまま；二することにより割込機能
のみ全利用できる。Note that when unnecessary application cages are opened in the stunt power mode, only the interrupt function can be fully utilized by leaving the standby enable flag fully set in the interrupt mode.
このような構成によれば１次に記すような１々の効果が
ｊ：）られる。According to such a configuration, the following effects as described in the first order can be obtained.
まず、スタンドバイモード入力信号により割込みが発生
し、この割込みルーチン内でソフトウェアによりスタン
ドバイモードにＭ移できるので、モード遷移前の事前処
理を簡単化できる。First, an interrupt is generated by a standby mode input signal, and a transition to standby mode can be made by software within this interrupt routine, so that preliminary processing before mode transition can be simplified.
また、スタンドバイモードの不必要なユーザは、割込処
理機能のみ全利用できる。Further, users who do not need standby mode can fully utilize only the interrupt processing function.
さらに、リセット後、何の処理を行なわなくても従来と
同じ使い方ができる。Furthermore, after resetting, it can be used in the same way as before without any processing.
また、割込処理後、スタンドバイモードに遷移できるた
め、割込み時にスタックポインタによりプログラムカウ
ンタ等をセーブできるマイクロコンビ１−夕の場合には
、スタックポインタ自身をメモリにセーブし、発振再開
時にスタックポインタを再ロードして、リターンクロム
インターラグト命令を実行することによりモード遷移直
後の命令から再スタートすることも容易にできる。In addition, since it is possible to transition to standby mode after interrupt processing, in the case of a microcombi device that can save the program counter etc. using the stack pointer at the time of an interrupt, the stack pointer itself is saved in memory and the stack pointer is saved when oscillation is resumed. It is also possible to easily restart from the instruction immediately after the mode transition by reloading and executing the return chrome interrug instruction.
以上説明したようにこの発明によれば、スタンドバイモ
ードへの切換え時の処理を簡単化できるスタンドバイモ
ー２回路が得られる。As described above, according to the present invention, a standby mode 2 circuit is obtained which can simplify the processing when switching to standby mode.
塩１図はこの発明の一実施例に係わるスタンドバイモー
ド回路？示す図、第２図は上記第１図の回路の動作を説
明するためのタイミングチャートである。
ＰＳ・・す９ワ一セーゾ信号（スタンド・９イ入力信号
）、Ｒ８・・・リセット信号、ＩＲ８・・・内部リセッ
ト信号、ＤｆＮ・・・データ、ＷＲ・・・書き込み信号
、ＩＮＴ・・・割込要求信号、φ７．φ、・・・クロッ
ク信号、１３・・・ラッチ回路％１９・・・発振回路、
２１・・・クロック分周回路。Is Figure 1 a standby mode circuit according to an embodiment of this invention? The figure shown in FIG. 2 is a timing chart for explaining the operation of the circuit shown in FIG. 1. PS...S9W1 signal (stand/9I input signal), R8...Reset signal, IR8...Internal reset signal, DfN...Data, WR...Write signal, INT... Interrupt request signal, φ7. φ,...Clock signal, 13...Latch circuit%19...Oscillation circuit,
21...Clock frequency divider circuit.
Claims (2)
せしめ、スタンドバイモードを実現するスタンドバイモ
ード回路において、スタンドバイ入力信号をソフトウェ
アにより書き換え可能なフラグによりインヒビット可能
に構成したことを特徴とするスタンドバイモード回路。(1) In a standby mode circuit that stops an oscillation circuit in response to a standby input signal and implements a standby mode, the standby input signal is configured to be inhibitable by a flag that can be rewritten by software. standby mode circuit.
も用いることを特徴とする特許請求の範囲第１項記載の
スタンドバイモード回路。(2) The standby mode circuit according to claim 1, wherein the standby input signal is also used as an interrupt request signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60183647A JPH0654504B2 (en) | 1985-08-21 | 1985-08-21 | Stand-by mode circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60183647A JPH0654504B2 (en) | 1985-08-21 | 1985-08-21 | Stand-by mode circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6243763A true JPS6243763A (en) | 1987-02-25 |
| JPH0654504B2 JPH0654504B2 (en) | 1994-07-20 |
Family
ID=16139453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60183647A Expired - Fee Related JPH0654504B2 (en) | 1985-08-21 | 1985-08-21 | Stand-by mode circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654504B2 (en) |
-
1985
- 1985-08-21 JP JP60183647A patent/JPH0654504B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0654504B2 (en) | 1994-07-20 |
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|---|---|---|---|
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