JPS6238897B2

JPS6238897B2 -

Info

Publication number: JPS6238897B2
Application number: JP54044195A
Authority: JP
Inventors: Kaoru Yano; Haruo Amano
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1979-04-13
Filing date: 1979-04-13
Publication date: 1987-08-20
Also published as: JPS55136743A

Description

【発明の詳細な説明】本発明は、音声信号をPCM符号に多重変換し
て伝送路に送出し、又逆に伝送路から受信した
PCM多重符号列を音声信号に復号するPCM符号
化多重変換装置（PCM端局装置）あるいは該装
置とその対向装置とを含んだ系の試験と監視の方
式に関するものである。

従来、音声信号をPCM多重化符号列に変換す
る、あるいはその逆変換する方式として、複数チ
ヤンネルの音声信号に対して、１組の符号器・復
号器（以下符号器・復号器を組み合せたものをコ
ーデツクと称する）を用いる共通符号化方式があ
つた。この方式は、アナログ・デイジタル変換
（以下Ａ−Ｄ変換と称す）を行なうために、各チ
ヤンネルからの音声アナログ信号の標本値をアナ
ログ集線によつて集め、これを符号器によつてデ
イジタル値に変換したり、さらにはその逆変換と
して、デイジタル・アナログ変換（以下Ｄ−Ａ変
換と称す）を行なうために、デイジタル値を復号
器によつてアナログ値とし、得られたアナログ値
をアナログ分配によつて各チヤンネル対応に分配
する方式である。この分式は、コーデツクの製造
コストが高くなるが、複数チヤンネルに対し共通
的に１台のコーデツクを配置するので、総合コス
トを下げるのに役立つと考えられたものである
が、反面、各チヤンネル共通使用のコーデツクの
異常動作が全チヤンネル使用不可能を引き起すた
めその監視が特に重要である。この方式に基づく
コーデツクを使用したPCM端局装置及びその対
向PCM端局装置を含んだ系の監視方式として
は、従来パイロツト監視方式が用いられて来た。
即ち、チヤンネルやコーデツク等の構成要素のう
ち、複雑でかつ各チヤンネル共通であるために重
要であるコーデツクを監視する必要性から、特定
通話路の空き時間を利用して既知のアナログ値を
一方の端局装置内のコーデツクの符号器に与え、
得られたデイジタル値を伝送し対向端局装置内の
コーデツクの復号器で復号し、得られたアナログ
値が既知の値と同じか判定する監視方式である。
この監視方式ではチヤンネルに対する監視、ある
いは各種の試験などは行なつておらず、また交換
機信号の試験は含まれていないのが常であつた。

この共通符号化方式に対して、各チヤンネル単
位で符号化・復号化する単一チヤンネル符号化方
式が新しく考えられた。この方式は、コーデツク
を各チヤンネルに配置しても総合の経済性が損な
われない、単一チヤンネルコーデツクの製造コス
トが低い場合に有効となるが、LSI化されたコー
デツクの実現と共に有効な方式となつて来た。こ
の単一チヤンネル符号化方式は、アナログ集線で
問題となつていた雑音混入及びクロストークが原
理上皆無なこと、また各チヤンネルに柔軟性を与
え、デイジタル制御及び処理にて簡単に集線・交
換等が行なえるなどの利点を持つ。この方式では
音声アナログ信号は各チヤンネル単位に標本化、
符号器による符号化等によりＡ−Ｄ変換され、デ
イジタル集線多重化される。又逆変換はデイジタ
ル信号を各チヤンネル対応に時分割分配し、各チ
ヤンネル単位に復号器による復号化等によりＤ−
Ａ変換を行なつて音声を再生する。従つて、この
新しい方式の場合には、複雑で重要なコーデツク
がチヤンネル毎に設けられるので、コーデツク監
視を行なうためにはこれをチヤンネル毎に行なう
ことが必要となる。このコーデツク監視の他、端
局装置全体にあるいは対向端局装置をも含めた系
にわたる動作試験や監視とか、保守上に必要な試
験信号、例えばチヤンネルのアナログ信号や伝送
路へのデイジタル信号等を発生する機能が付加さ
れた監視・試験方式が望まれている。

本発明の目的は、上述した単一チヤンネル符号
化方式のPCM端局装置（PCM符号化多重変換装
置）あるいは対向PCM端局装置をも含む系にお
いて、各チヤンネルコーデツク監視のみならず、
通話路系全体、信号回路、デイジタル多重化部・
分離部等の各部の監視あるいは試験を行なうこと
が可能な、保守時に必要な試験信号の付与が可能
な、監視・試験の内容及び手順の変更において柔
軟性を有する監視・試験方式を提供することであ
る。

次に本発明について図面を参照して説明する。

第１図は本発明の監視・試験方式の概念を表わ
す基本構成図である。説明の簡略化のため、音声
アナログ信号、その対応デイジタル信号及び監視
試験のための信号だけに着目し、その流れに沿つ
て説明する。

第１図において、１００は上述した単一チヤン
ネル符号化方式のPCM端局装置（PCM符号化多
重変換装置）であり、監視・試験の対象となるも
のである。１００は、基本構成要素として、複数
のチヤンネルユニツト１，２，３（一般に総数は
ｎ、ただしｎは２以上の整数）と、これらに共通
な多重化ユニツト４、分離ユニツト５を有してい
る。各チヤンネルからの音声アナログ信号は、各
チヤンネルユニツト１，２，３のアナログインタ
ーフエースである入力端子１１１，１２１，１３
１に与えられ、各チヤンネルユニツト１，２，３
で標本化、符号器による符号化等を施されてＡ−
Ｄ変換される。各チヤンネルユニツト１，２，３
のデイジタル出力はデイジタル集線されて多重化
ユニツト４の入力となる。多重化ユニツト４のデ
イジタル出力はデイジタル出力端子１４１を経て
伝送路に導かれ対向PCM端局装置に向けて送出
されるPCM多重化符号列である。一方、対向局
から伝送路を経て到達したPCM多重化符号列は
デイジタル入力端子１５１を経て分離ユニツト５
に導かれる。分離ユニツト５では各チヤンネルに
対応したデイジタル符号出力が各チヤンネルユニ
ツト１，２，３に供給され各チヤンネルユニツト
１，２，３で復号器による復号化を施されてＤ−
Ａ変換され音声アナログ信号に戻され、アナログ
インターフエースである出力端子１１２，１２
２，１３２より出力される。この一連の符号化多
重変換及びその逆変換は本端局装置１００又は対
向端局装置の基本動作であるが、この動作に加
え、監視・試験を行なうために監視試験部２００
を設置する。これは中央処理ユニツト（以下
CPUと称す）７を有しており、デイジタル形式
にて、端子２７１，２７２及び１６１，１６２を
通じて端局装置（符号化多重変換装置）１００と
接続される。CPU７の入出力データの分配集線
の目的で、端局装置（符号化多重変換装置）１０
０内に中央処理ユニツトインターフエースユニツ
ト（以下CPUインターフエースユニツトと称
す）６を設置し、このCPUインターフエースユ
ニツト６を介して７と４との又は７と５とのそれ
ぞれのデータ交換を行なう。

第２図、第３図、第４図はそれぞれ多重化ユニ
ツト４、分離ユニツト５、CPUインターフエー
スユニツト６の詳細を表わすブロツク構成図であ
る。第２図に示した多重化ユニツト４において、
入力端子４２に与えられた各チヤンネルユニツト
１，２，３の出力をデイジタル集線したPCM符
号は、通常PCM符号化多重変換装置及び対向装
置を含む系の時分割システム維持のために加える
フレームパルス発生器４ｃからのフレームパルス
と多重化回路４ａにて多重化され、多重化ユニツ
ト４の出力端子４１に出力される。この基本動作
に加え、監視試験部２００からCPU制御がかか
つた場合はCPU７からの信号がCPUインターフ
エースユニツト６を介して入力端子４３に加えら
れ多重化回路４ａにて入力端子４２に与えられて
いるPCM符号やフレームパルス発生器４ｃから
のフレームパルスと多重化される。又逆にこれら
の多重化された符号列は、CPU７が分離してそ
の符号を解析するための分離回路４ｂにて分離さ
れ、出力端子４４およびCPUインターフエース
ユニツト６を経てCPU７に取り入れられる。

この操作と同様なことを分離ユニツト５に対し
ても行なう。第３図に示した分離ユニツト５の基
本回路において、伝送路から到来したPCM符号
は入力端子５１から入力される。時分割システム
維持のための同期パルス（フレームパルス）は分
離されて同期回路５ｃに導かれる。一方、各チヤ
ンネルに対するPCM符号は出力端子５２を通じ
て、各チヤンネルユニツト１，２，３にデイジタ
ル符号の形で与えられる。この基本動作に加え、
CPU７からの制御に基づきCPU７からCPUイン
ターフエースユニツト６を介して分離ユニツト５
に加えられるデータが入力端子５３を通じて多重
化回路５ａに導かれて、伝送路からのPCM符号
と多重化される。逆に、これらの信号はCPU７
が分離して解析するための分離回路５ｂにて分離
され出力端子５４およびCPUインターフエース
ユニツト６を経てCPU７に取り入れられる。

第４図に示したCPUインターフエースユニツ
ト６は、上述のCPU制御に基づき多重化ユニツ
ト４及び分離ユニツト５の両方に対して、データ
を入出力させる働きをする。CPU７からのデー
タは入力端子６１に入力され、多重化ユニツト４
又は分離ユニツト５に対するものかを区別して分
配する分配回路６ｂにより分配され、多重化ユニ
ツト４へのデータは出力端子６３へ、分離ユニツ
ト５へのデータは出力端子６５へそれぞれ供給さ
れる。一方、多重化ユニツト４及び分離ユニツト
５からの分離データはそれぞれ入力端子６４及び
入力端子６６から取り入れられ、区別選択する多
重化回路６ａを経て出力端子６２からCPU７に
向けて送出される。

さて、この様な構成により、通常の音声信号の
符号化多重変換及び逆変換動作が行なえるのはも
ちろん、監視・試験部２００のCPU７の制御の
基で、CPU７から任意のデータが多重化ユニツ
ト４や分離ユニツト５へ転送でき、又逆に多重化
ユニツト４や分離ユニツト５の中に流れる符号を
CPU７へ転送できる。この結果、CPU７を中心
に考えると、次の６つの基本データ転送が実施で
きる。

(1) CPU７から端局装置１００の多重化ユニツ
ト４の４ａ及び４ｂを通して再びCPU７へ戻
すデータ転送。

(2) CPU７から端局装置１００の分離ユニツト
５の５ａ及び５ｂを通して再びCPU７へ戻す
データ転送。

(3) CPU７から端局装置１００の多重化ユニツ
ト４の４ａを通して伝送路送出端子１４１への
データ転送（対向端局装置へのデータ転送）。

(4) 端局装置１００の伝送路からの入力端子１５
１から分離ユニツト５の５ｂを通してCPU７
へのデータ転送（対向端局装置からのデータ転
送）。

(5) CPU７から端局装置１００の分離ユニツト
５の５ａを通してチヤンネルユニツト１，２，
３へのデータ転送。

(6) 端局装置１００のチヤンネルユニツト１，
２，３から多重化ユニツト４の４ｂを通して
CPU７へのデータ転送。

以上(1)〜(6)の他、CPU制御により第１図のパ
スＡ（アナログ折返しパス）及びパスＢ（デイジ
タル折返しパス）により折返しを行なわせる時に
は、さらに次の２つの基本データ転送が実施でき
る。

(7) CPU７から端局装置１００の分離ユニツト
５の５ａを通して各チヤンネルユニツト１，
２，３へのデータ転送後、パスＡのアナログ折
返しにより各チヤンネルユニツト１，２，３か
ら多重化ユニツト４の４ｂを通して再びCPU
７へ戻すデータ転送。

(8) CPU７から端局装置１００の多重化ユニツ
ト４の４ａを通してその出力をパスＢにてデイ
ジタル折返しにより分離ユニツト５に導き、５
ｂを通して再びCPU７へ戻すデータ転送。

以上述べた(1)〜(8)の基本データ転送路を、自局
のみならず対局の制御下により、対局と併用する
と、さらに複数の組み合わせのデータ転送路が確
立する。

このように確立されたデータ転送路系を通し
て、本発明による、端局装置あるいは該端局装置
とその対向端局装置とを含んだ系の新しい監視・
試験及び試験信号発生が可能となる。

(S‐1) 各チヤンネルの符号化出力の監視。
（１，２，３→４ｂ→６ａ→７） (S‐2) 伝送路からの入力符号の監視。（１５１
→５→５ｂ→６ａ→７） (T‐1) 多重化ユニツト自動試験。（７→６ｂ→
４ａ→４ｂ→６ａ→７） (T‐2) 分離ユニツト自動試験。（７→６ｂ→５
ａ→５ｂ→６ａ→７） (T‐3) 各チヤンネル復号器試験。アナログ出力
値による試験。（７→６ｂ→５ａ→１，２，３
→１１２，１２２，１３２） (T‐4) 各チヤンネル符号器試験。アナログ入力
値による試験。（アナログ入力値を１１１，１
２１，１３１→１，２，３→４ｂ→６ａ→７） (T‐5) 各チヤンネルコーデツク（符号器・復号
器）の自動試験。（７→６ｂ→５ａ→１，２，
３→パスＡ→１，２，３→４ｂ→６ａ→７） (T‐1) 多重化ユニツト、分離ユニツト折辺し試
験。（７→６ｂ→４ａ→パスＢ→５ｂ→６ａ→
７） (O‐1) 各チヤンネルの試験信号供給。（７→６
ｂ→５ａ→１，２，３→１１２，１２２，１３
２） (O‐2) 伝送路（中継装置）への試験符号（信
号）供給。（７→６ｂ→４ａ→１４１） (O‐3) 対向端局装置への試験信号供給。（７→
６ｂ→４ａ→１４１）以上の、監視モード（Ｓ）、試験モード（Ｔ）、
試験信号供給モード（Ｏ）を組み合わせることに
より、監視・試験部２００内のCPU７による自
動試験が可能となる。例えば（Ｔ−１）、（Ｔ−
２）の各モードを用いて多重化ユニツト４、分離
ユニツト５及びCPU７自身の自己試験を行な
う。次に特定チヤンネル１の出力符号を（Ｓ−
１）モードを用いて監視し、空きを確認した後
（Ｔ−５）モードによりアナログ折返しによるコ
ーデツクの試験を行なう。既知のデイジタルパタ
ーンをコーデツク復号部に加え、折返されて再び
コーデツクの符号部でデイジタルに変換され、そ
のデイジタル値をCPU７が読み取り、この値の
妥当性を調べる。これらはCPU７での試験アル
ゴリズムにより、大まかなチエツクから精度の高
いチエツクまで行なう事ができる。

別の例として、対局が無人局の場合の対向端局
装置の各チヤンネルコーデツク試験を行なう場合
の手順を調べる。まず対向端局装置の監視・試験
部との制御の一致をはかる。次に自局側から（Ｏ
−３）モードにより対局に向けて既知の試験信号
を供給する。対向端局装置では先に述べたと同様
にアナログ折返しを行ない、自局へデイジタルの
形で返送する。自局のCPU７は返送されたデイ
ジタルパターンを解析し、自己が送出した既知信
号との妥当性を調べる。このようにして対局の監
視・試験部との制御の一致をはかつた場合自局よ
り遠隔操作で対局の各個所が試験できる。

別の例として、中継伝送路の試験として、通常
用いられるパルストリオ等の信号発生器として用
いる例を述べる。（Ｏ−２）モードにより、パル
ストリオに相当するデイジタルパターンを伝送路
に向けて供給する。中間中継器は監視線を用いて
そのパターンの成分を返送する公知の方法にて試
験される。この送出パルストリオパターンは自由
にCPU７内で設定するアルゴリズムにより自動
的に変化させることができ、中継伝送路の障害点
探索に使用できる。

以上述べたPCM符号や監視・試験のための符
号などのデータに関する構成を用いることによ
り、基本的な動作と応用例が明らかとなつた。次
にこの基本概念に基づき、本発明の具体的な実施
例の詳細な構成と動作を説明する。全体の構成及
び動作を簡素化するため、多重化ユニツト４、分
離ユニツト５、CPUインターフエースユニツト
６に分割し、それぞれの回路構成図を第５図、第
６図、第７図に示し各ユニツト毎に説明を加え
る。

第５図に示した多重化ユニツト４において、各
チヤンネルユニツトからのデイジタル多重化され
たデータは入力端子４０２から入力され、シリア
ル・パラレル（以下Ｓ−Ｐと称す）変換器４０５
の入力に入る。Ｓ−Ｐ変換されたパラレルデータ
は、切換器４０６の片方の入力に入る。一方、後
述するCPUインターフエースユニツトを経て入
力端子４０３に入力されたパラレル形式のCPU
７からのデータは、切換器４０６の他の入力に入
り、切換器４０６はCPU７からの制御信号が端
子４１０に与えられた時入力端子４０３のデータ
を出力端子に導くように切換える。この結果、通
常時の多重化データとCPUからのデータとが
CPU制御により選択されて、パラレル・シリア
ル（以下Ｐ−Ｓと称す）変換器４０７に入力さ
れ、そのシリアルデータ出力はマルチプレクサ４
０９に入力される。マルチプレクサ４０９はＰ−
Ｓ変換器４０７のシリアルデータ出力とフレーム
同期パターン発生器４０８からのデイジタルパタ
ーンとを多重化して伝送路に送出すべきPCMデ
ータ列を出力端子４０１に出力する。このデータ
列をCPU７が監視するための取り出し端子が端
子４０４であり、CPU７は端子４０４のシリア
ル形式のデータを後述するCPUインターフエー
スユニツトを介して受ける。

第６図に示した分離ユニツト５において、伝送
路からのPCMデータは入力端子５０１から入力
され、同期回路５０７に供給されるとともに、パ
ラレルロード可能なシフトレジスタ５０６のシリ
アル入力端子に入力される。ここで後述する
CPUインターフエースユニツトを介して入力端
子５０３から取り入れられるCPU７からのパラ
レル形式のデータはCPU７からの制御信号が端
子５０５に加えられた時シフトレジスタ５０６の
パラレル入力からパラレルロードされる。この結
果、通常時の分離データとCPU７からのデータ
とがCPU制御によりシフトレジスタ５０６にお
いて選択される。シフトレジスタ５０６のシリア
ル出力は端子５０２を経て各チヤンネルユニツト
に分配されるとともに、CPU７が監視・試験す
るための取り出し端子である端子５０４から出力
され、CPU７は端子５０４のシリアル形式のデ
ータを後述するCPUインターフエースユニツト
を介して受ける。

第７図に示したCPUインターフエースユニツ
ト６において、信号の流れは大きく２つに分ける
ことができ、１つはCPU７から多重化ユニツト
４又は分離ユニツト５への方向であり、他方は、
多重化ユニツト４又は分離ユニツト５からCPU
７への方向である。ここでPCM符号化多重変換
装置（PCM端局装置）においては、送信側即ち
多重化ユニツト４に使用するクロツク（CLK
Ｓ）と、受信側即ち分離ユニツト５で使用するク
ロツク（CLK Ｒ）とは一般的に周波数が異な
る。さらに本発明に係る監視・試験部２００に
CPU７を用いるが、CPU７の内部の基本クロツ
クは上述のCLK Ｓ、CLK Ｒとは一般的に周波
数が異なる。従つて本発明に係る制御系を構成す
る際には３者のクロツク間相互の非同期性に対処
する必要が生ずる。この非同期性に関し、CPU
７と多重化ユニツト４との間に配置される非同期
吸収バツフア回路、及びCPU７と分離ユニツト
５との間に配置される非同期吸収バツフア回路
を、本CPUインターフエースユニツト６は内蔵
している。先づ、CPU７は自己の位相に従つて
任意の時刻にCPUインターフエースユニツト６
にアクセスする。CPUインターフエースユニツ
ト６はこのアクセス時刻を表わすコマンド
（CPU CMD）を入力端子６０７から取り入れ、
同時刻にCPU７から送出されたCPUデータを入
力端子６０１から取り入れる。この操作はパラレ
ル形のCPUデータをラツチするCPU入力データ
レジスタ６１０のパラレル入力端子に端子６０１
のデータを入力し、ラツチ入力に端子６０７のコ
マンド（CPU CMD）を入力することにより実行
される。一方、CPUデータの最上位ビツトは、
多重化ユニツト４（送信側）又は分離ユニツト５
（受信側）へのいずれのユニツトへのアクセスか
を区別する識別符号（アクセス部識別情報）に使
われ、送受それぞれのコマンド受付回路６１２及
び６１３に（ただし６１３にはインバータ６１１
を介して）供給されて、非同期位相吸収が実行さ
れる。ここで、端子６０７からのCPUコマンド
パルスも同じくコマンド受付回路６１２，６１３
に供給されて、コマンド受付回路６１２，６１３
は送受それぞれのアクセスのあつた時に送受それ
ぞれのクロツクCLK Ｓ及びCLK Ｒの位相系に
基づいてそれぞれの制御系を駆動するパルスを出
力する。CPUデータはCPU７の位相で一時的に
CPU入力データレジスタ６１０でラツチされた
後、その出力は送信データレジスタ６１５及び受
信データレジスタ６１６に分配され、CPU７か
らの送受のアクセスが起こつた場合に送受それぞ
れのコマンド受付回路６１２及び６１３の出力す
るパルスにより、それぞれのレジスタ６１５，６
１６にデータが再ラツチされる。この送信データ
レジスタ６１５及び受信データレジスタ６１６に
ラツチされたデータは送受とも、上位ビツト群と
下位ビツト群に分かれ、上位ビツト群は送受それ
ぞれのデコーダ６１７及び６１８に入力される。
デコーダ６１７及び６１８では送受それぞれ多重
化フレームパルスFS及びFRのタイミングにて、
３種類のデコードパルスが作られる。この３種類
のデコードパルスは上記下位ビツト群の３種のデ
ータ内容、即ち制御データ（後述する挿入・分岐
識別情報）、試験データ、及び後述するアクセス
時刻指定情報に対応して与えられている。従つ
て、CPU７からの制御により、特定の上記上位
ビツト群に対してはこれら３種データ内容のうち
いずれかを指示するデータ（伝達種類識別情報）
が与えられており、上記下位ビツト群の３種のデ
ータはその指示データに対応するそれぞれの送受
のレジスタ、即ち制御レジスタ６１９及び６２
０、CPUデータレジスタ６２１及び６２２、チ
ヤンネル番号レジスタ６２３，６２４に対し、送
受のデコーダ６１７，６１８の出力するデコード
パルスによりロードされる。チヤンネル番号レジ
スタ６２３，６２４は多重化列の該当するチヤン
ネル位相の時刻にパルスを出力する機能を持つ。
制御レジスタ６１９，６２０の内容として、挿入
制御と分岐制御とがある（挿入・分岐識別情
報）。送信側の制御レジスタ６１９の挿入制御信
号出力とチヤンネル番号レジスタ６２３の上記チ
ヤンネル位相パルスとはアンドゲート６２５の２
つの入力に入り、アンドが取られて多重化ユニツ
ト４への挿入制御信号（アクセス時刻指定情報）
となり出力端子６０８へ出力される。一方、
CPUデータレジスタ６２１の出力はCPUデータ
出力端子６０３にパラレル形式にて出力される。
送信側の挿入制御モードでは第５図のCPUデー
タ入力端子４０３に第７図の端子６０３からのデ
ータが与えられ、又第５図のCPU制御信号入力
端子４１０には第７図の端子６０８からの挿入制
御信号が与えられる。この結果CPU７からの制
御として送信側のチヤンネル番号がチヤンネル番
号レジスタ６２３に与えられ、次にそのチヤンネ
ルに挿入すべきCPUデータ（ここでは、これは
試験データ）がCPUデータレジスタ６２１に与
えられ、最後に挿入制御信号が制御レジスタ６１
９に与えられると、次の多重化フレームのチヤン
ネル位相から指定されたチヤンネルにCPUデー
タ（ここでは、これは試験データ）が挿入され始
める。受信側も同様にして、挿入すべきCPUデ
ータ（ここでは、これは試験データ）が端子６０
５に、挿入チヤンネル位相を表わす挿入制御信号
が上述のアンドゲート６２５と同様なアンドゲー
ト６２６を介して端子６０９に出力される。受信
側挿入制御モードでは、第６図のCPUデータ入
力端子５０３には第７図の端子６０５からのデー
タが、又制御信号入力端子５０５には第７図の端
子６０９からの制御信号が与えられる。この結
果、CPU７から受信側への挿入制御が送信側へ
の場合と同様に実施できる。

次に送受それぞれの分岐制御系につき説明す
る。送信側の多重化符号列出力は第５図における
多重化ユニツト４の出力端子４０４から出力さ
れ、第７図の入力端子６０４に与えられる。シリ
アル形式のデータはＳ−Ｐ変換器６２９によつて
パラレルデータに変換される。このデータから特
定のチヤンネルのデータのみを分岐レジスタ６３
１へ分岐するためのチヤンネル番号レジスタ６２
３のもう１つの出力パルスを一方の入力とするア
ンドゲート６２７を用いる。CPU制御により、
分岐制御データが制御データレジスタ６１９に出
力されると、制御データレジスタ６１９の出力は
アンドゲート６２７により前記チヤンネル位相パ
ルスとアンドが取られて、分岐レジスタ６３１に
印加される。従つて指定チヤンネルのデータが分
岐レジスタ６３１へロードされる。一方、受信側
の多重化符号列は第６図における分離ユニツト５
の出力端子５０４から出力され、第７図の入力端
子６０６へ与えられ、Ｓ−Ｐ変換器６３０に入力
される。ここでも送信側と同様に、チヤンネル番
号レジスタ６２４のもう１つの出力パルスと制御
レジスタ６２０の分岐制御出力とのアンドがアン
ドゲート６２８によつて取られ、指定のチヤンネ
ル位相にて指定チヤンネルのデータが分岐レジス
タ６３２にロードされる。送受の制御レジスタ６
１９，６２０の分岐制御出力は両者ともセレクタ
６３３の制御入力に加えられており、このセレク
タ６３３はいずれの側の制御かを識別して、対応
する送受の分岐レジスタ６３１及び６３２のうち
対応するレジスタからデータを得るべくデータ切
換えを行なう。この結果、制御の与えられた側の
指定チヤンネルのデータがCPU出力データレジ
スタ６３４に与えられる。このレジスタ６３４が
データを取り込む時刻は、CPU７がコマンド信
号を入力端子６０７から与えたとき、送受それぞ
れのクロツク位相による受付回路６１２及び６１
３が作動する時刻となる。すなわち、これらの受
付回路６１２及び６１３の出力として、送受それ
ぞれのCPU出力データレジスタロードパルス出
力があるが、この送受それぞれのパルスがオアゲ
ート６１４を通りCPU出力データレジスタ６３
４与えられているからである。このレジスタ６３
４の出力はCPUデータ出力端子６０２へ導かれ
る。この結果、CPU７からの分岐制御により、
分岐が実行されセレクタ６３３に用意されている
データは、次のCPUコマンドが端子６０７から
与えられた時刻にCPU出力データレジスタ６３
４にロードされるので、CPU７は出力端子６０
２から分岐データを取り出せる。

以上説明したように、本発明による監視・試験
方式においては、その基本は監視・試験部の
CPU制御によるところに特徴がある。被監視及
び被試験部である符号化多重変換装置（端局装
置）の送信側及び受信側の多重化信号列中に、ま
たその中から自由にCPUのデータを（ここで
は、これは試験データ）を挿入及び分岐できるた
め、CPUによる既知のデータによる監視・試験
が行なえる。この多重化符号列へのアクセスは、
各チヤンネルの単一チヤンネルコーデツク出力又
は入力のデータの集合個所で行なうため、通話路
方向の試験も逆に多重化ユニツト、分離ユニツト
等の伝送路方向に対しても効率よく監視・試験が
行なえる。同時に既知信号のCPUによる付与が
可能なため保守に必要とされる試験信号の発生が
行なえる。特に本発明による方式の最大の利点は
これらの監視・試験及び信号発生の方法としての
アルゴリズムを柔軟的変更できることである。こ
れは精度の高い監視・試験から低い監視・試験ま
で自由に選択できる他、その場合に応じた手順、
時間等の変更をも可能にする。試験信号発生に代
表されるように、その信号の種類、持つべき情報
等を自由に選択変更が可能となる。

なお、第５図〜第７図の実施例では概念を示す
べく、データの挿入制御、分岐制御及びそのため
のチヤンネル位相制御等に関して、説明を行なつ
たが、説明を省略するも、他の制御、例えば第１
図で示したようなアナログ折返し（パスＡ）やデ
イジタル折返し（パスＢ）の各スイツチ系を作動
させたり、PCM多重化符号列中の交換機信号の
多重化制御、部分多重化制御等への応用が可能で
あり、応用範囲は極めて広い。また、第５図〜第
７図の実施例はCPU制御系の一例を示したもの
であり、そのCPUデータの符号形式（パラレル
形式）、アクセス方式（コマンド方式）などは必
ずしもこの通りとせずとも本発明の監視・試験方
式は実施でき、そのような方式の選択は本発明に
包含されることは言うまでもない。

【図面の簡単な説明】

第１図は本発明のPCM端局（符号化多重変
換）装置の監視・試験方式の概念を表わす基本構
成図である。１，２，３……チヤンネルユニツト。４……多
重化ユニツト。５……分離ユニツト。６……
CPUインターフエースユニツト。７……CPU。
１００……符号化多重変換装置（端局装置）。１
１１，１２１，１３１……音声アナログ入力端
子。１１２，１２２，１３２……音声アナログ出
力端子。１４１……デイジタル送出端子。１５１
……デイジタル入力端子。１６１……CPU挿入
データ入力端子。１６２……CPU分岐データ出
力端子。２７１……CPUデータ出力端子。２７
２……CPUデータ入力端子。第２図は第１図の多重化ユニツト４の詳細を表
わすブロツク構成図である。４……多重化ユニツト。４ａ……多重化回路。
４ｂ……分離回路。４ｃ……フレームパルス発生
器。４１……多重化出力端子。４２……多重化入
力端子。４３……CPU挿入データ入力端子。４
４……CPU分岐データ出力端子。第３図は第１図の分離ユニツト５の詳細を表わ
すブロツク構成図である。５……分離ユニツト。５ａ……多重化回路。５
ｂ……分離回路。５ｃ……同期回路。５１……分
離入力端子。５２……分離出力端子。５３……
CPU挿入データ入力端子。５４……CPU分岐デ
ータ出力端子。第４図は第１図のCPUインターフエースユニ
ツト９の詳細を表わすブロツク構成図である。６……CPUインターフエースユニツト。６ａ
……多重化回路。６ｂ……分配回路。６１……
CPU挿入データ入力端子。６２……CPU分岐デ
ータ出力端子。６３，６５……CPU挿入データ
出力端子。６４，６６……CPU分岐データ入力
端子。第５図は本発明の具体的な実施例としての多重
化ユニツト４の回路構成図である。４０１……多重化出力端子。４０２……多重化
入力端子。４０３……CPU挿入データ入力端
子。４０４……CPU分岐データ出力端子。４０
５……Ｓ−Ｐ変換器。４０６……切換器。４０７
……Ｐ−Ｓ変換器。４０８……フレーム同期パタ
ーン発生器。４０９……マルチプレクサ。４１０
……CPU挿入制御信号入力端子。第６図は本発明の具体的な実施例としての分離
ユニツト５の回路構成図である。５０１……分離入力端子。５０２……分離出力
端子。５０３……CPU挿入データ入力端子。５
０４……CPU分岐データ出力端子。５０５……
CPU挿入制御信号入力端子。５０６……シフト
レジスタ。５０７……同期回路。第７図は本発明の具体的な実施例としての
CPUインターフエースユニツト６の回路構成図
である。６０１……CPUデータ入力端子。６０２……
CPUデータ出力端子。６０３，６０５……CPU
挿入データ出力端子。６０４，６０６……CPU
分岐データ入力端子。６０７……コマンド入力端
子。６０８，６０９……CPU挿入制御信号出力
端子。６１０……CPU入力データレジスタ。６
１１……インバータ。６１２，６１３……コマン
ド受付回路。６１４……オアゲート。６１５，６
１６……データレジスタ。６１７，６１８……デ
コーダ。６１９，６２０……制御レジスタ。６２
１，６２２……CPUデータレジスタ。６２３，
６２４……チヤンネル番号レジスタ。６２５，６
２６……アンドゲート。６２７，６２８……アン
ドゲート。６２９，６３０……Ｓ−Ｐ変換器。６
３１，６３２……分岐レジスタ。６３３……セレ
クタ。６３４……CPU出力データレジスタ。

Claims

【特許請求の範囲】

１各チヤンネル単位に符号化および復号化を行
なうように構成されたPCM端局装置の監視ある
いは試験を行なう中央処理ユニツトと；該中央処
理ユニツトからのデータを上記PCM端局装置の
送出すべき多重化符号列中の上記中央処理ユニツ
トによつて指定された時間位置に挿入し、逆に上
記PCM端局装置の送出すべき多重化符号列中の
上記中央処理ユニツトによつて指定された時間位
置のデータを上記中央処理ユニツトに分岐する系
と；上記中央処理ユニツトからのデータを上記
PCM端局装置の受信した多重化符号列中の上記
中央処理ユニツトによつて指定された時間位置に
挿入し、逆に上記PCM端局装置の受信した多重
化符号列中の上記中央処理ユニツトによつて指定
された時間位置のデータを上記中央処理ユニツト
に分岐する系と；を設け、上記中央処理ユニツト
は、制御情報として、PCM端局装置の多重化部
へアクセスするか、分離部へアクセスするかのア
クセス部識別情報と、各部において試験データを
挿入するのか分岐するのかを示す挿入・分岐識別
情報と、どの時間位置にアクセスするのかを示す
アクセス時刻指定情報と、上記挿入・分岐識別情
報、上記アクセス時刻指定情報、試験データのど
れを伝達するかを示す伝達種類識別情報とを有
し、上記中央処理ユニツトは、上記制御情報によ
つて、上記系を介して、上記PCM端局装置を含
んだ系の監視あるいは試験を行なうことを特徴と
するPCM端局装置の監視・試験方式。