JPS6234293B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は交点が記憶フリツプ・フロツプ回路に
よつて制御されるAND配列体及びOR配列体より
構成されたプログラム可能な論理配列体
（PLA）をテストし、テストによつて検出された
誤り（エラー）を従来より遥かに短時間で自動的
に訂正することに関する。 多数の２進変数に対応する信号が上述のPLA
の入力に印加され、２つの配列体中の交点のプロ
グラムされた付勢に存在し、出力信号が特定の出
力線（機能線）上に受取られている。このPLA
の好ましい応用はデータ処理システム中の機能の
制御にある。この目的のために、命令の２進操作
（OP）信号がPLAの入力に印加され、データ流が
特定の機能線上の出力信号によつて制御されてい
る。 大規模集積（LSI）技法は記憶フリツプ・フロ
ツプ回路と共に比較的大きなPLAをワン・チツ
プ上に実現する事を可能としている。この結果、
同時にOR配列体の入力線となる（論理）“積”線
と呼ばれるAND配列体の出力線はもはや外部か
らはアクセス出来なくなり、PLAのテストを一
層困難にする。この様なテストは製造中もしくは
製造後のデータ処理システム中のPLAの動作中
に行なわれる。この目的のために、マトリツクス
の交点に於て線もしくはトランジスタが固着した
（拘束されステイツクした）状態にあるかどうか
を決定するための試験がなされる。線は例えば大
地もしくは電源に短絡されることがある。切断さ
れた線は大地電位又は電源電位の何れか一方の電
位を持つことが多い。もし配列体の交点（ノー
ド）にトランジスタが存在し、一方もしくは両方
の線に接続されている場合に、この様なトランジ
スタが誤動作して断線状態又は短絡状態になると
これに接続された線は二つの供給電圧の一方を示
す様になる。 ２、３の例外を除き、データ処理システム中で
動作中PLAが誤りなく動作しているかどうかを
決定する事は不可能である。従来、テストは特定
のテスト信号を印加し、出力信号を既知の所望の
値と比較する事によつてPLAをデータ処理シス
テム中の設置前に、もしくは正規の動作を中断し
て同様にテスト・パターンをPLAの入力に印加
する診断ルーチンを使用して行なわれていた。従
来技法としては米国特許第3958110号を参照され
たい。これ等の周知の配列体は動作中に長い中断
が許容されない限り、その正規の動作外でのみ
PLAをテストする事を可能としている。この事
とは別に、これ等の公知の方法は交点に記憶用フ
リツプ・フロツプ回路を有するPLAには適切で
はない。なんとなればこれ等はこの様なPLAの
ダイナミツクな個性化の可能性を利用する事が出
来ないからである。PLAの完全なテストは極め
て多数のテスト信号の組合せの印加に長いテスト
期間を必要とする。 米国特許第3987286号で２つの直列接続された
論理配列体が周知である。配列体の１つの交点は
ロード可能なフリツプ・フロツプ回路によつて個
性化され、他方の配列体マトリツクスは永久に個
性化されている。テストの場合、１つの配列体の
すべてのフリツプ・フロツプ回路は単一シフト・
レジスタの形に接続され、これを通してテスト・
パターンがシフトされる。この周知のPLA配列
体では、固着された（状態の切換えができない拘
束された）線の系統的テストができない。上述の
特許は交点についての情報を持たないので、固着
されたトランジスタの検出については開示してい
ない。上述のテスト方法は論理配列体がサービス
可能かそうでないかを決定する事のみに役立つ。
誤りの検出に関連する問題は上述の特許の主題で
はない。 交点にトランジスタを有するPLAはIBM
Technical Disclosure Bulletin、July 1976
pp.588乃至590に開示されている。これに従え
ば、トランジスタの各々のベースは入力線に接続
され、トランジスタのエミツタは語線と呼ばれて
いる出力線に接続されている。各語線には該線に
接続されている交点トランジスタがベース及びエ
ミツタ間で短絡されている時導電性となるさらに
別のトランジスタが存在する。この周知の配列体
は語線に対してさらにダミー線が与えられ、OR
配列体の出力線に対してさらにダミー線が存在す
る限り誤り検出が可能である。この出力線におい
て、ランダム２進パターンが記憶され得る。なん
となればダミー線及びPLA線間の交点は１個の
記憶素子によつて制御されるからである。ダミー
線中の記憶素子はシフト・レジスタの形で組合さ
れ得る。従つてこの周知の配列体は極めて特殊な
誤り、即ち１個のトランジスタが導電状態に固着
されているかどうかを検出し得るのみである。所
望の２進機能を実現するこのPLAの配列体の交
点には記憶素子が与えられていないので、この配
列体は交点における記憶素子でPLAを動的に個
性化する利点を利用する事は不可能である。従つ
て、この周知の配列体は系統的に完全にPLAを
テストするには適していない。 最後に、“Second Euromicro Symposium on
Microprocessing and Microprogramming”、
October 12乃至14、1976、Venice、pp.57乃至64
中のLIPP著の論文は第２図にPLA中の交点を制
御するための記憶素子の使用を提案している。 本発明は特許請求の範囲において特徴付けられ
る如く、自動的テストが可能で、この様なテスト
中に検出された誤りを訂正し得る様に、従来可能
であつたよりもはるかに短い時間内でPLAを自
動的及び動的に個性化する様な、交点に記憶素子
を有するプログラム可能論理配列体を設計する事
で上記の問題を解決する。 本発明は例えばデータ処理システムに於て動作
中にPLA中の誤りを探知し、訂正する事を可能
とする利点を有する。全テスト及びテスト信号ロ
ード過程は相対的に短い時間のみを必要とするだ
けである。これは交点における記憶フリツプ・フ
ロツプ回路の使用による固有の利点を完成に利用
する事によつて達成される。ダミー線のため及び
PLAの残りの線の両方に対する記憶フリツプ・
フロツプ回路の一般的使用のみならず、例えば
OR配列体が同様に列毎にセツトもしくはリセツ
トされ得る特殊なセツト及びリセツト線によつて
特徴付けられる本発明のPLAの新規な設計は著
しくテスト時間を短縮し、誤りをより正確に位置
決めする事を可能とする。単一の中断されたトラ
ンジスタは例えばその正確な座標によつてつき止
められる。本発明によつて与えられる利点は同様
に２つの配列体及び記憶フリツプ・フロツプ回路
を接続する積線が外部から個々にアクセス可能で
ない場合に得られる。本発明に従う配列体は各場
合に短時間だけ使用されるので、多くのプログラ
ム可能な論理配列体が共通に与えられ得る。本発
明の自動的テスト及び自動的誤り修正はシステム
を修復するための要員の必要をなくする。ローデ
イング及びテスト動作は短時間ですむので、これ
等の動作は朝、システムをスイツチングする前に
行なわれ得る。全テスト及びテスト処理は例えば
わずか１ｍ秒を要するので、データ処理システム
はその動作中に誤りが生じた場合にスイツチ・オ
フされるのでなくわずか１ｍ秒停止させればよ
い。 プログラム論理配列体（PLA）を使用する例
として第１図はマイクロプログラム化されたデー
タ処理システムの機能制御を示す。読取り専用メ
モリ１は命令レジスタ２へ読込まれるマイクロ命
令を記憶する。各マイクロ命令中に、パリテイ・
ビツトＰが記憶され、この値は付勢されるべき機
能線の数によつて決定され、これを同様にレジス
タ２へ読込まれる。マイクロ命令の符号化された
操作（OP）信号がPLA３の入力線へ送られる。
配列体３の出力において、機能線が与えられ、こ
れはデータ処理システム中の特定の制御入力に接
続されている。マイクロ命令に依存し、信号は特
定の機能線上に受信され、これは本明細書では開
示されない方法でシステムを制御するのに使用さ
れる。機能線は受取られる２進値１からさらにパ
リテイ・ビツトを発生するパリテイ回路４の入力
に接続されている。このパリテイ・ビツトは夫々
のマイクロ命令中のパリテイ・ビツトと排他的
OR回路ゲート５中で比較される。通常、２つの
ビツトは一致する。もし一致しないと、誤り信号
CHが排他的ORゲート５の出力において発生され
る。これは多くの場合、プログラム可能論理配列
体３が誤動作をしている事を示す。残りの装置は
最も誤りを受けにくく、全く異なつた方法でテス
トされ得る。従つて第１図に示された如き装置の
助けによつてPLA３が誤りなく動作しているか
どうかがテストされ得る。 本発明に従うプログラム可能な論理配列体の設
計は第２図にさらに詳細に図示されている。図示
されたPLAはAND配合体６の行を同時に形成す
る多数の入力線を有する。配列体の列に対応する
配列体６の出力線は（論理）積線と呼ばれる。
AND配列体の各交点には例えば以下第３図及び
第４図によつてさらに説明される１個のトランジ
スタＴが存在する。配列体の列に沿つて入力線と
同数の段を有するシフト・レジスタが配列されて
いる。各段はその関連するトランジスタを制御す
る。従つて、AND配列体の論理状態はシフト・
レジスタ中に記憶されたパターンによつて決定さ
れる。各シフト・レジスタは制御線STU／RTU
より成り、これによつてシフト・レジスタのすべ
ての段がセツト（ST）もしくはリセツト（RT）
される。第２図の最上部の部分は、シフト・レジ
スタのすべての段に共通な制御線への入力を示
す。夫々のシフト・レジスタへの入力は第２図中
の１０，１２，１４及び１８として示されてい
る。AND配列体６の最左列を第０列とし、配列
体の最上部行を第０行とすれば、配列体の形に配
列された個々のシフト・レジスタの段は行に対す
る（ｎ）及び列に対する（ｐ）なる指標に従つて
LU npとして指示される。第０列に属するシフ
ト・レジスタは段LU 00乃至LU 30より成る。 第１列乃至第４列に対するAND配列体６の出
力線は積線PL１乃至PL４と参照される。これ等
の線はOR配列体７の入力を形成し、その出力線
AL１、AL２及びAL３上にPLAの出力信号が受
取られる。配列体６と同様に、トランジスタが
OR配列体７の交点に与えられる。配列体６中と
同様にこれ等のトランジスタはシフト・レジスタ
の段によつて制御される。配列体６と異なり、
OR配列体７のシフト・レジスタは行に沿つて配
列されている。従つてOR配列体７の第０行と関
連するシフト・レジスタは段LO 00及びLO 04よ
り成る。このシフト・レジスタのためのシフト信
号は端子３０に印加される。OR配列体７のさら
に他の線１乃至３に関連するシフト・レジスタは
端子３２乃至３６からロードされ得る。共通線
STO／RTOによつて、OR配列体７の特定の列に
属すシフト・レジスタ段はセツト（ST）もしく
はリセツト（RT）され得る（線２０，２２，２
４，２６，２８）。AND配列体６と異なつてOR
配列体７中では１つの特定のシフト・レジスタの
すべての段がセツトもしくはリセツトされるので
はなく、多数のシフト・レジスタの同一位のすべ
ての段がセツトもしくはリセツトされる。 積線PL１乃至PL１４の外に配列体６乃び７の
第０列を形成するANDダミー線UELが本発明に
従つて与えられる。さらに本発明に従つて配列体
７の第０行に関連するORダミー線OELが存在す
る。このダミー線は配列体行の形で配列された
OR配列体７の出力線AL１乃至AL３に加えて与
えられる。PLA中に単一誤りがある場合には、
２本のダミー線が影響のある交点をスイツチ・オ
フする働きを有し、ダミー・クロス点によつて置
換する。以下説明されるOR配列体７の出力に存
在する論理配列体の出力線AL１乃至AL３の１つ
をダミー線OELの１つで置換する事を可能にす
る。これ等の目的のために、対応するフリツプ・
フロツプ回路IL１乃至IL３がリセツトされ、例
えば、出力線AL１の場合には、ANDゲート３８
がスイツチ・オフされ、ANDゲート４０がオン
にスイツチされる。従つて、ダミー線OEL上の
信号に対応する信号がORゲート４２を介して機
能線FL１上に受取られる。すべてのフリツプ・
フロツプ回路IL１乃至IL３はPLAがロードされ
る時にセツトされる。機能線FL１乃至FL３は第
１図のPLA３の出力の機能線に対応する。第２
図に示された種類のPLAにおいては、４つの型
の誤りが区別され得る。即ち交点のトランジスタ
がもはやオン又はオフにスイツチされなかつたり
線が中断（切断）されたり短絡されたり出来ない
場合である。以下の説明において、これ等の状態
は夫々トランジスタもしくは線が“０”もしくは
“１”の状態に固着（拘束）されたと表現され
る。 さらに明瞭に遭遇される誤りの型及びこれ等を
検出するテスト方法を説明するためにAND配列
体６及びOR配列体７の２つの可能な実施例につ
いて説明する。 第３Ａ図はフリツプ・フロツプ回路LU（参照
番号56）、論理素子５８及びトランジスタＴより
成るAND配列体６に対する交点を示す。特定の
列に属するマトリツクス６中の交点によつて、特
定の入力線に対するAND条件が実現される。信
号が入力線２１及び入力線２３に印加されて、例
えば積線PL４上に信号が受取られるとすると、
２つのフリツプ・フロツプ回路LU 04及びLU 34
が対応列においてセツトされなければならない。
このAND機能はフリツプ・フロツプ回路LU 04
によつて制御される非導通のトランジスタのみな
らずフリツプ・フロツプ回路LU 34によつて制御
される非導通のトランジスタによつて得られ、正
の電圧が積線上に得られる。この事はこの列の残
りのすべてのトランジスタがすでに非導通である
場合にのみ可能である。もし残りのトランジスタ
の唯１つが導電性であるならば、積線PL４は正
の電位を占め得ない。これに従つて、第３Ｃ図に
示された条件が入力線における論理信号のみなら
ずフリツプ・フロツプ回路LUの論理信号に対し
て得られる。従つて、トランジスタＴはフリツ
プ・フロツプ回路がセツトされない時は開放され
なければならない（第３Ｃ図の第１、３行）。も
しフリツプ・フロツプ回路がセツトされていると
トランジスタＴは２進０が入力に現われる時に導
通し、２進１が入力に現われる時に開放されなけ
ればならない（第３Ｃ図の夫々第２及び第４
行）。トランジスタＴもしくは線PLが固着されて
いるならば、第３Ｂ図に示された状態が第３Ｃ図
の表に従つて得られる。 第３Ｃ図に示される論理条件は例えば第３Ａ図
に示される交点の回路によつて実現される。この
回路においてはnpnトランジスタＴのコレクタが
積線PLに接続され、エミツタは接地（GND）さ
れている。入力線はANDゲート５８の反転入力
に接続され、上記ANDゲートの他方の入力はフ
リツプ・フロツプ回路LU 56の負の出力Ｑに接続
されている。ANDゲート５８の出力はトランジ
スタＴのベースに向つている。ANDゲート５８
の両入力条件が満足されると、出力は上昇し、即
ちより正になり、トランジスタを開放する。 第４Ａ図はOR配列体７の交点に対する１つの
可能な実施例である。OR機能は特定の出力線AL
に接続された導通するトランジスタＴの１つによ
つて遂行される。従つて出力線ALのオン状態は
０電位（GN0）によつて与えられる（積線PLの
２進値１は正の電位によつて与えられる事に注意
されたい）。OR配列体７の交点のための論理条件
は第４Ｃ図に示されている。この条件に従えば、
フリツプ・フロツプ回路LOがセツトされて２進
値１が積線PL上に受取られる時にはトランジス
タＴが導通してなくてはならない。もしフリツ
プ・フロツプ回路がセツトされていなければ（第
４Ｃ図の第１、３行）、トランジスタは開放し続
ける。なんとなればこの事だけがセツトされたフ
リツプ・フロツプ回路に属するトランジスタが
OR機能を実現し得る事を保証するからである。
指定された電位条件に従つて、誤つた出力線AL
即ち誤つたトランジスタＴに対する表は第４Ｂ図
に従つて得られる。 本発明に従つて、第１図中の信号CHの如き
PLA中の誤りを示す信号の発生はテスト・ルー
チンの開始を生ずる。このルーチンは誤りトラン
ジスタもしくは線の同定を可能として、ダミー線
UELもしくはダミー線OELによつてPLAの動作
を回復せしめる。 以下説明されるテスト方法はｎ本の入力線及び
ｐ列のAND配列体、ｍ本の出力線を有するOR配
列体より成るPLAに関連する。列は１本のダミ
ー線UEL及びｐ−１本の積線を含む。OR配列体
の出力線は１本のORダミー線OEL及びｍ−１本
の機能線より成る。第２図に示された例では４本
の入力線、５本の列及び４本の出力線が与えられ
ている。対応する番号の範囲は０乃至ｎ−１、０
乃至ｐ−１及び０乃至ｍ−１である。

【表】

【表】 第表及び第表において示されるテスト方法
はPLAの製造中及びデータ処理システム中にお
ける動作中に使用され得る。明瞭のために、表中
のテスト方法は個々のフエイズに分割されてい
る。最初の２つのフエイズ１及び２を除いて、各
フエイズは複数個の段階より成る。表の最初の列
（最左部）はフエイズを第２の列は段階を示す。
第表の残りの列は入力線の状態、AND配列体
及びOR配列体の個々の列の状態を示す。次の列
は遭遇される誤りの種類について情報を含み、他
の列は２つの部分に分割され、PLAに１個の誤
りがある時もしくはない時にどの様な信号が機能
線上予測され得るかを示す。配列体のセツト及び
リセツトは勿論、フリツプ・フロツプ回路の事を
さす。 段階S1において、入力線上の信号は意味をも
たない（文字Ｘ）。全AND配列体はリセツトさ
れ、即ちすべてのトランジスタＴは遮断され、す
べての線PLは正の電位にある。OR配列体も完全
にリセツトされている。即ちこの場合すべてのト
ランジスタＴは遮断されており、すべての出力線
ALは正の電位にある。後者の場合は２進値１に
対応する。従つて０信号がすべての機能線FL１
乃至FL３（第２図）上に存在する。もしこれ等
の信号の１つが１値を有するならば、関連する出
力線ALが大地に短絡されており、２進値１を帯
びている。同じ誤り信号は上記出力線に属するト
ランジスタＴの１つが大地に短絡された場合にも
受取られる。従つて段階S1において、出力線AL
（Ｌ）もしくはこれに接続されたトランジスタ
（Ｔ）が大地に短絡されているかどうかが決定さ
れる。すべての線に対する所望の値０が段階S1
において比較器４４（第２図）に導入される。比
較器４４は所望の値と線FLの各々上の信号とを
比較する。この所望の値及び機能線FLの１つ上
の実際値間に不一致が存在すると、テスト比較器
４４の出力がテストの誤りTFを示す。対応出力
線は比較評価器４６によつて、２進値１を帯びる
１本の機能線と関連する表示線４８，５０もしく
は５２を線の１つによつて直接示される。信号
INV（以下参照される）は段階S1ではスイツチ・
オンされない。線４８乃至５２の１つ上の対応す
る１信号はフリツプ・フロツプ回路ILをリセツ
トし、対応する出力線ALでなくORダミー線
OELを機能線FLにスイツチする。OR配列体７の
誤り線はこの様にしてスイツチ・オフされる。こ
の様にして、ダミー線OELがオンにスイツチさ
れ、この線には勿論誤り線に関連するデータがロ
ードされる。これについては後に説明される。 フエイズ２、即ち段階S2では、次の条件が与
えられなければならない。即ち入力線の状態は不
間で、AND配列体は完全にリセツトされ、OR配
列体が完全にセツトされている。従つて段階S1
と同様に、すべて積線は正の電位を帯びる。この
結果、全OR配列体がセツトされているので、OR
配列体中のすべてのトランジスタＴは導通しすべ
ての出力線は零電位で、２進値１を生じなければ
ならない。テスト比較器４４が機能線FLの１つ
が０値を帯びる事を検出すると、この事は対応す
る出力線ALが誤つている事を示す。信号INVが
比較評価器４６の入力に存在し、誤りを示した０
値が反転され、２進値１を形成して上述の如く、
夫々フリツプ・フロツプ回路ILをリセツトす
る。これ等のフリツプ・フロツプ回路ILは勿論
PLAを動作させる前の各場合にセツトされなけ
ればならない。０即ち正の電位に固着された誤り
出力線ALはダミー線OELによつて置換される。 これにフエイズ３が続き、その間にAND配列
体の行もしくはトランジスタが０に固着されたか
どうかが検出される。固着は０電位にある対応す
る積線PLによつて示される。入力線の状態は不
問である。AND配列体は完全にリセツトされ、
すべての積線PLは正の電位にある。２つの先行
する単一段のフエイズと対比して、フエイズ３は
列線と同数の段が存在する。もしｐ列の線が存在
すると、第１列即ちダミー線列は０によつて表わ
され、最後の即ち第２図中の積線PL４に属する
列はｐ−１として指定される。第表からフエイ
ズ３の開始段階中即ち段階０中、OR配列体の列
０はセツトされ、すべての他の列がリセツトされ
ている事が明らかである。非誤りの場合に予想さ
れる如く、線UE１が正の電位にあるならば、こ
れは２進値１を帯び、すべての機能線は１でなく
てはならない。なんとなればOR配列体７の第１
の列がセツトされているからである。従つて、テ
スト比較器に導入される所望の値は１である。も
し第０列に属する線UE１が０に固着されている
ならば、即ち大地に短絡されているならば、出力
線のどれも信号を帯びず、零電位にあると、フエ
イズ３に対する第表中に示された誤り信号（０
だけ）が得られる。上記列線に接続されたトラン
ジスタＴ（第３Ａ図）の１つが接地される時にも
同一誤りが受取られる。なんとなればこの様なト
ランジスタは夫々の列線を０電位に引下げるから
である。段階１において、第１列（PL１、第２
図）に属する列線はOR配列体フリツプ・フロツ
プ回路LO 01、LO 11等をセツトしすべての他の
列をリセツトする事によつて接地がテストされ
る。さらに段２乃至ｐ−１において残りの列の線
がテストされる。 第３フエイズにおいて、AND及びOR配列体の
同一の論理状態によつてセツトされた夫々の列の
トランジスタがOR配列体において０にスタツク
され、中断されているかどうかを決定する事が可
能である。この様なトランジスタは関連するフリ
ツプ・フロツプ回路LOのセツト信号によつて導
電性にされないので、テスト比較器４４によつて
検出される０信号が夫々の機能線上に現われる。
この単一の０信号が反転されて２進値１が形成さ
れた後、欠陥トランジスタを含む対応出力線AL
が評価器４６によつて脱勢される。 フエイズ４において列線が１に固着されている
かどうか、即ち常に正の電位にあるかどうかが決
定される。この目的のために、０信号がすべての
入力線に印加されAND配列体の各々の１列のみ
ならずOR配列体の対応する列がセツトされる。
段階ｐにおいて、例えば、AND配列体の列０及
びOR配列体の列０がセツトされる。０信号がす
べての入力線上に存在する時にAND配列体６の
列０のすべてのトランジスタが導電性にされ（第
３Ｃ図の第２行）、列線UELは接地される。即ち
２進値０を有する。この列に属するすべてのフリ
ツプ・フロツプ回路はOR配列体中ではセツトさ
れ、この列のすべてのトランジスタが開放され、
OR配列体のすべての出力線ALは正の電位にある
（０値、第４Ｃ図の第２行参照）。もし対応列線が
１に固着され、即ち正の電位にあり２進値１を有
するならば１信号がすべての機能FL上に受取ら
れ、比較器４４はテスト誤りを示す。 本発明に従うテスト方法は同様にAND配列体
６中の単一トランジスタが１に固着されているか
どうか、即ち中断されているかどうかを決定する
のに使用される。短絡回路線は同一の誤り信号を
生ずるので、短絡回路は同定可能ではないが、中
断トランジスタに接続された線はこの線に接続さ
れた他のトランジスタにより依然影響を受けるの
でAND及びOR配列体中で容易に検出可能であ
る。その後のフエイズ５乃至５＋ｐ−１において
はAND配列体中の１つのフリツプ・フロツプ回
路LUがセツトされ、他方すべての他のフリツ
プ・フロツプ回路はリセツト状態を続ける。この
過程中セツト状態は列の最上のフリツプ・フロツ
プ回路から最下のフリツプ・フロツプ回路迄ｎ段
をリツプルする。なんとなればｎ本の入力線が存
在するからである。この様なｎ段の後、過程は次
の列に続き、セツト状態が同様にその列の最初の
フリツプ・フロツプ回路から最後迄リツプルす
る。特定の列の単一のフリツプ・フロツプ回路の
セツト状態のこの様なリツプル中、OR配列体中
の対応する列がセツトされ、すべての他の列の
OR配列体はリセツトされる。第表から明らか
な如く、フエイズ５の最初の段階は2pとして示
される。なんとなればフエイズ３の開始点からの
段階は連続的に番号が付せられ、フエイズ３及び
４が各ｐ段より成るからである。従つて、段階
2pにおいて、第０列の最上フリツプ・フロツプ
回路、即ちフリツプ・フロツプ回路LU 00がセツ
トされ、残りのAND配列体がリセツトされる。
OR配列体７中では第１の列がセツトされ、他の
すべての列はリセツトされる。第表に従う全テ
スト過程中、PLA０信号はすべての入力に印加
されている。従つてフリツプ・フロツプ回路LU
00に属するトランジスタは段階2p中で導電性に
なり（第３Ｃ図第２行）、第０列線UELは０電位
にある。この結果OR配列体中の第０列のトラン
ジスタのどれもその導電状態にはスイツチされな
い。OR配列体のすべての他の列に属するフリツ
プ・フロツプ回路LOはリセツトされているの
で、OR配列体の残りのトランジスタは同様に開
放されて、OR配列体の出力において、２進値０
のみが受取られる（第表の最後の列）。 もしセツトされたフリツプ・フロツプ回路LU
00に属するトランジスタＴが中断される、即ちこ
れが２進値１状態に固着されているならば、列行
UELは０電位にスイツチされず、OR配列体のす
べての出力線は２進値１にスイツチされる。なん
となれば第０列に属するOR配列体のすべてのフ
リツプ・フロツプ回路がセツトされているからで
ある。もしPLAの出力に１だけが（最後から２
番目の列に）受取られると、この事はAND配列
体中でセツトされた対応トランジスタに欠陥があ
る事を示す。このトランジスタは１に固着されて
いる。即ち中断されている。 その後の段2p＋１乃至2p＋（ｎ−１）におい
て、セツトされたフリツプ・フロツプ回路LUの
セツト状態は第０列のすべてのｎ個の線を通して
リツプルされ、１状態の各リツプルの後PLAの
出力におけるテスト比較器４４において所望の値
“０のみ”との比較がなされる。AND配列体６の
第０列のすべてのトランジスタがテストされた
後、第１列の最初のフリツプ・フロツプ回路LU
01がセツトされ、その後第１の列が第０列と同様
にしてテストされる。PLAの出力において予想
される所望の値は誤りの場合に機能線上に生ずる
値と共に全第表において同一に保持される。
PLAの第１の列が後にテストされ、第２列はフ
エイズ６中にテストされる。従つてAND配列体
中で１に固着されたトランジスタのテストは列と
同数のフエイズ、即ちｐ個のフエイズを必要とす
る。各フエイズにおいて１つの線に属するフリツ
プ・フロツプ回路はテスト段階においてセツトさ
れ、従つて１フエイズ中には線と同数の段階、即
ちｎ個の段階が存在する。従つて第表に従う全
過程はｎ・ｐ段階を必要とし、最後の段階は2p
＋np−１として示され、最後のフエイズは５＋
ｐ−１として示されている。AND配列体中にお
いて１に固着された単一トランジスタの検出を可
能とするためには、不当に多数のテスト段階が必
要とされる。従つて、第表中に従うテスト過程
のこの部分はもし例えば製造装置の誤り機能が検
出されるべきならば、PLAの製造の後にだけ実
行される。PLAの動作中はフエイズ４が大抵の
場合に十分である。なんとなればこのフエイズで
検出される誤りは１にセツトされたAND配列体
トランジスタを含むからである（所望の値及び誤
り信号を参照）。 上述のテスト方法は第３図及び第４図に従う交
点の実情把握に関する。もし他の実情把握方法が
選択されるならば、この配列体中の或る列がリセ
ツトされ、すべての他の列がセツト状態に残され
る特定の環境中において利点があり得る。すべて
の他のフリツプ・フロツプ回路をセツトして、す
べてのフリツプ・フロツプ回路を通して２進値０
状態をリツプルさせる事が利点が多い。使用され
る交点に依存して、第表及び第表に関連して
説明されたフエイズの個々の１つは余分なもので
あり得、上述の種々の追加のフエイズが具体化さ
れなければならない。原理的にはもし２つの配列
体の各々が共に完全にセツトされ得もし全列がセ
ツトのみならずリセツトされ、そして個々のフリ
ツプ・フロツプ回路がセツトのみならずリセツト
されるのであれば最大の可能性が存在する。さら
に、OR配列体７から出発し、AND配列体６に続
く様にしてPLAの線を最初に、次に個々のトラ
ンジスタをテストする事が便利である。フエイズ
４から先は、すべての入力線は０でなければなら
ないので、最初の３つのフエイズにおいても０信
号を入力に印加する事が好ましい。 上述の如く、データ処理は誤り信号CH（第１
図）の発生に基づいて短時間停止され、上述のテ
スト方法が開始される。テストはPLAのフリツ
プ・フロツプ回路に記憶されたデータを破壊する
ので、後者はテスト処理の完了後に再ロードされ
なければならない。第５図は上述のテスト方法及
びその後のロード過程を具体化するために必要と
される手段の概略図である。テスト方法及びロー
ド過程の段階を定義するために、段階カウンタ６
４が与えられ、誤り信号CHの発生に基づいて付
勢される。この目的のために、カウンタ６４は段
階S1のために与えられた状態を占める様にされ
る（第表）。カウンタ６４の出力信号はテス
ト・メモリ６６及び読取り専用メモリとして設計
され得るロード・メモリ６８をアドレスする。テ
スト過程中の各段階において、語はテスト・メモ
リ６６から読取られる。その個々のビツトはテス
ト過程を具体化するための制御信号を表わす。も
しテスト過程中に誤りが現れると、段階カウンタ
６４は停止され及びそのカウントが記憶される。
このカウント及び、これによつてテスト・メモリ
６６から得られる制御信号によつて、遭遇される
誤りは自動的に決定される。その後、テスト誤り
信号はロード処理の開始アドレスをして段階カウ
ンタ６４にロードせしめる。ロード過程中PLA
のラツチ回路中に記憶されたデータはロード・メ
モリ６８から受取られる。ロード過程中、ロード
過程の具体化のために必要とされる制御信号はテ
スト・メモリ６６の出力に得られる。 もし誤りによつて開始される以外のテスト過程
が例えばPLAを動作させる前に実行される場合
には、ロード過程はテスト過程の最後の段階の後
に生ずる。テスト過程を実行するのに必要とされ
る最大時間は段階の数に段階の時間を掛ける事に
よつて得られる。第表に従つて、（２＋2p）の
段階が必要とされ、他方第表に従つてｎ・ｐ段
階が必要とされ、総数で（２＋2p＋np）段階が
存在する。各段階に対する接続は間を20n秒と
し、ｐ＝200及びｎ＝100の実際値においてテスト
処理は408040n秒、即ち約0.4ミリ値を必要とす
る。第表に従う段階のみが実行されるのであれ
ば、必要とされる時間はわずか402.20n秒、すな
わち約８マイクロ秒である。 制御信号及び上記の方法を実施するのに必要と
される装置は以下第及び第表のみならず第６
図によつて詳細に説明される。 以下の制御信号がテスト過程を実行するのに必
要とされる。 TEST：この信号は全テスト過程中に印加され
る。その意味は以下説明される。 INV：この信号は比較評価器４６（第２図）に印
加され、線４８乃至５２上に受取られる信号が
反転されるべきかどうかを示す。これ等の線上
の信号は誤りの場合のみに受取られる事を想起
されたい。信号は比較評価器４６からの信号５
４によつて示される誤りがOR配列体７に関す
る場合にのみ有効である。信号５４はテスト比
較器４４がすべての機能線の場合に対して同一
誤りを検出するか（この場合は誤りはAND配
列体中において見出される、例えばフエイズ４
及びその後のフエイズ参照）、もしくは１つの
機能線のための比較の結果が残り行のものと異
なるかどうか（この様な場合には誤りはOR配
列体中にある。例えば、フエイズ１及び２を参
照されたい）に依存する。信号INVはテスト過
程の最初の３つのフエイズ中においてのみ重要
であり、その後は任意のランダム値（例えば
“１”）を占め得る。 DESIRED：この信号はこれによつて機能線の出
力信号と比較するために比較器４４によつて使
用される所望の値を示す。 FS COLUMN AND：この信号はAND配列体の
新しい列がテストされるべきフエイズもしくは
段階中に使用される。 FS COLUMN OR：この信号はOR配列体の新し
い列がテストさるべき時を示す。フエイズ４中
において、２つの先行リツプル信号は使用され
ない。同一フエイズにおいて、AND及びOR配
列体の次の列が各段階の後にテストされる。 FS BIT：この信号は第表に従つてテスト過程
中に使用される。この過程の各段階中、AND
配列体６の他のフリツプ・フロツプ回路がセツ
トされる。この過程中、個々のフリツプ・フロ
ツプ回路のセツト状態は１つの列を通してリツ
プルする。次いで２進値１が次の列のシフト・
レジスタへ導入される。 ST OR：この信号はOR回路のすべてのフリツ
プ・フロツプ回路をセツトする。 RT AND：AND配列体のすべてのフリツプ・フ
ロツプ回路をリセツトする。 RT OR：この信号はOR配列体のすべてのフリツ
プフロツプ回路をリセツトする。 RTp−CTR：この信号は第６図に示されたカウ
ンタ７２をリセツトする。このカウンタは夫々
のテスト列を定義するのに使用される。 INC−ｐ：この信号はカウンタ７２を１単位だけ
インクレメントする。 次の第表はテスト・シーケンスの個々の段階
中のこれ等の制御信号を使用法を示す。これ等の
制御信号の効果は第６図乃至第９図によつて説明
される。

【表】 第表中の“１”はこの信号が夫々の段階中に
使用される事を示し、他方“０”もしくはブラン
クは信号が使用されない事を示す。 第６図は第５図に示された制御信号を使用して
PLAをテスト及びロードするための装置を示
す。ｐカウンタ７２は前に説明されている。この
カウンタはそのカウントが解読器７４中で解読さ
れた後に列０乃至ｐ−１の１つを示す。テスト処
理中、このカウンタは信号INC−ｐが印加される
時にはいつでもインクレメントされる。もし、テ
スト誤りTFがテストされる間中検出されると、
カウンタ７２のカウンタがｐ−レジスタ７０中に
記憶される。この記憶されたカウントは信号ST
−ｐを使用して任意の時刻にカウンタ７２にロー
ドされる。さらにカウンタはRST−ｐによつて
リセツトされ得、信号DEC−ｐによつてデクレ
メントされる。ロード過程中、カウンタ７２は
AND配列体に対するロード・メモリ７６をアド
レスし、この時１列のデータがシフト・レジスタ
７８にロードされる。このシフト・レジスタから
データがｐ制御論理装置８０を介してAND配列
体６中に示された列の対応するフリツプ・フロツ
プ回路へロードされ得る。同様にテスト・メモリ
６６の制御信号を受取る制御論理装置８０は後に
詳細に説明される。 考察中の夫々の列上のデータに加えて、ロード
はOR配列体７の全部でｍ本の線のどれが現在考
察されているかを示す装置を必要とする。この目
的のために、カウンタ８６が与えられる。カウン
タ８６は信号RST−ｍによつてリセツトされ
得、信号INC−ｍによつてインクレメントされ
る。 もしテスト段階S1（第表）において、OR配
列体の特定の出力が誤りである事が検出される
と、この出力線は第２図に関連して上述された如
く、線４８乃至５２の１つ上の信号によつて示さ
れる。この信号は同様に第６図の符号器８２に印
加され、ここで夫々の線番号のコード化表示へ変
換され、ここから制御信号“ｍ値を記憶せよ”が
印加される時にレジスタ８４へロードされる。レ
ジスタ８４からこのｍ値はもし信号ST−ｍが印
加されるならばカウンタ８６へロードされ得る。
AND配列体と同様に、OR配列体には解読器８８
が与えられ、配列体７の線０乃至ｍ−１のどれが
考慮されているかが示される。さらに、ロード・
メモリ９０がOR配列体に対して与えられ、その
出力信号はシフト・レジスタ９２に与えられ、こ
こよりｍ−制御論理装置９４を介してOR配列体
７の考察中の線のフリツプ・フロツプ回路にロー
ドされる。論理装置９４は同様に、以下説明され
る如くカウンタ７２の計数、ｐ−レジスタ７０の
内容及び解読器７４のスイツチ・オンされた出力
を示す信号を必要とする。 第７図は個々のテスト段階の時間シーケンスの
詳細を示す。一般的に、１つのテストはテスト過
程の各段階中、即し段階カウンタ６４の各計数に
対して行なわれる。このテストは主にテスト比較
器４４の出力信号を検出するために役立つ。もし
誤りを示す信号TFが受取られるならば、段階カ
ウンタ６４が１単位だけインクレメントされ、さ
らにテストが次の段階中に行なわれる。 第表に示される如く、或るテスト段階におい
ては、セツト状態は１つの列から次の列へリツプ
ルする事が必要である。この目的のための方法は
テスト段階の最初の半分で配列体がリセツトさ
れ、新しい列が第２の半分でセツトされる如きも
のである。第７図は対応するクロツク・パルスに
よつてマークされた１テスト段階の２つの半分の
時間へのこの様な分割を示す。主クロツク発生器
は一般にデータ処理システムのために使用される
ので、勿論、誤り検出及び修正装置を制御するた
めに与えられる。このクロツク発生器から得られ
るパルスの助けにより、段階カウンタ６４はイン
クレメントされる。第表に従うテスト中、これ
等のインクレメント・パルスINCRは同様にAND
配列体６のシフト・レジスタ中においてセツトさ
れた個々のビツトをシフトするためのシフト・パ
ルスとして使用される。PLAフリツプ・フロツ
プ回路をロードするためのPLAをロードする際
に必要なこれ等のシフト・パルスは同様にこのク
ロツク発生器のパルスから誘導される。このパル
スのためのクロツク制御装置はそれ自体周知であ
り、本明細書では詳細に説明する必要はないであ
ろう。 第６図に示されたｐ制御論理装置８０が第８図
を参照して詳細に説明される。論理装置８０は第
５図に示されたテスト・メモリ６６の個々の制御
信号によつて制御され、AND配列体６の各１列
毎のリセツト、セツト及びロード信号を供給す
る。 第８図においては、これ等の信号の発生は列０
及び列１に対してだけ示されており、列２乃至ｐ
−１は列１と同様の同一装置を必要とする。 列０は信号RT ANDが印加されるかもしくは
ANDゲート１０４が出力信号を供給する時ORゲ
ート１０２の出力信号によつてリセツトされる。
このANDゲート１０４の入力は反転された信号
FB、BIT、第表中の信号TEST及び第７図の
信号Ａ−クロツクから形成される。従つて、第
表に示されたテスト段階中、AND配列体の第０
列は各テスト段階の最初の半分の時間中にリセツ
トされる。 列０が解読器７４により選択された時、即ち信
号SP ０及び第表中の信号FS COLUMN AND
が印加される時にANDゲート１０６を使用して
リセツトされる。第０列に属し、フリツプ・フロ
ツプ段LU 00乃至LU 30より成るシフト・レジス
タは入力端子１０を介して、ANDゲート１０
８，１１０及び１１２に接続されるORゲート１
１４から信号が受取られる時にロードされる。
ANDゲート１０８に対する入力は、選択信号SP
０、制御信号FS BIT及び制御信号INC−ｐより
成る。従つて、ANDゲート１０８は第表中の
個々のフリツプ・フロツプ回路のセツト状態がそ
の特定の列のシフト・レジスタのすべてのフリツ
プ・フロツプ回路を通してリツプルされ、セツト
状態が次の列のシフト・レジスタの最初の段へ送
られるべき時にはいつでも出力信号を発生する。
この事は第表（同様に第表中の信号INCを参
照）に従つて各フエイズの最初の段階について常
に云える事である。他の２つのANDゲート１１
０及び１１２はAND配列体６をロードするのに
使用される。それ等の機能についてはさらに後に
説明される。 配列体６の列１に対するリセツト信号RT１は
２つの論理ゲート１０４及び１０２の機能に対応
する２つの論理ゲート１１６及び１１８によつて
発生される。列１のANDゲート１２０の機能は
列０のANDゲート１０６の機能に対応する。列
１のための３つの論理ゲート１２２，１２４及び
１２６は列０のための論理ゲート１０８，１１０
及び１１４と同様に機能する。上述のANDゲー
ト１１２は列０だけに与えられ、以下説明される
如くダミー線UELをロードするのに使用され
る。列１に対して示された論理ゲート１１６乃至
１２６はAND配列体６の列２乃至ｐ−１に対し
て存在し、例えばANDゲート１０４、１１６等
の出力は全AND配列体をリセツトし、全配列体
６の各列のリセツトはＡクロツクの時間に行なわ
れる（第７図）。配列体６に対する他の入力即
ち、残りの列に対する線ST０，ST０；ST１，
SR１等はＢクロツクの時間に付勢される。１列
が新しくセツトされる前に全配列体がリセツトさ
れる。 第６図に示されたｍ制御論理装置９４は第９図
によつて以下詳細に説明される。第表乃至第
表に従うテストの場合には、リセツト及びセツト
信号はOR配列体７の全列のフリツプ・フロツプ
回路に対してのみ要求される。配列体のシフト・
レジスタ中の個々のフリツプ・フロツプ回路のセ
ツト状態のリツプル動作はテスト過程中には必要
とされず、従つて線状に配列された配列体７のシ
フト・レジスタの入力に対する信号は配列体７の
ロード中のみに使用される。これ等のシフト・レ
ジスタに対する入力信号は第９図にSR０，SR１
乃至SR_n-1として示されている。それ等の発生は
以下ロード過程によつて以下詳細に説明される。 配列体７の列０のフリツプ・フロツプ回路に対
するリセツト信号RT０は制御信号RT OR及び
ANDゲート１２８の出力を受取るORゲート１３
０によつて発生される。ANDゲート１２８の入
力は制御信号TEST及び信号Ａ−クロツクより形
成される。列０と同様に、リセツト信号RT１，
RT２乃至RT_p-1を発生するための手段はORゲー
ト及び適当なANDゲートより成る様に設計され
ている。この論理ゲートに対する入力信号は列０
の場合と同一である。OR配列体の１列はもし全
セツト信号ST ORがゲート１３４に印加される
か、或る列、この場合列０が選択されて且つイン
クレメント信号FS COLUMN ORが印加される
時（例えばテスト・フエイズ３、４段階2p等）
にセツトされる。残りの列に対しても、ゲート１
２８乃至１３４に対応する論理ゲートが与えられ
る。第９図の残りについてロード過程によつて説
明する。 第表はロードに必要な制御信号を示す。上述
の如く、PLAは各テスト・シーケンスの後に再
ロードされなければならない。もしテストがルー
チン的に行なわれる、即ちシステムがスイツチ・
オンされる前の朝に行なわれるのであれば、誤り
は一般に生じにくく、２本のダミー線UEL及び
OELは使用される必要はない。もしロード過程
が誤りによつて開始されるテスト過程の結果であ
るならば、列線が欠陥がある場合にはダミー線
UELをロードし、PLAの出力線に欠陥が存在
し、もしくは対応するトランジスタに欠陥が生ず
る場合にはデミー線OELをロードする必要があ
る。もしダミー線UELが付勢されるならば、誤
り列に属するシフト・レジスタ中に前もつてロー
ドされていた２進パターンがシフト・レジスタ０
即ち段LU 00乃至LU 30にロードされる。さらに
誤り列に属する段はOR配列体中の０にセツトさ
るべきであり、これ等の段のために与えられた２
進パターンはダミー線UELに属する段LO 00乃
至LO 30にロードされなければならない。 OR配列体７の出力線ALに欠陥があると、誤り
線のシフト・レジスタのための２進パターンは段
LO 00乃至LO 04より成るダミー線OELに属する
シフト・レジスタにロードされなければならな
い。PLAを個性化し、テストするのに使用され
るシフト・レジスタはAND配列体中列状に配列
されているが、OR配列体７中は行状に配列され
ている。従つてAND配列体はｐ本の列が存在す
るのでｐ個のシフト・レジスタが存在し、他方
OR配列体はｍ個のシフト・レジスタを有す。

【表】

【表】 AND配列体６のロード動作は第表によつて
以下説明される。第表に関連してテスト・メモ
リ６６によつて発生される制御信号は容易に理解
可能に示されている。ロード過程の個々の段階中
に有する効果について第６図乃至第９図によつて
説明される。 マトリツクスの個々の列中のシフト・レジスタ
がロードされる前に、誤り信号TFの場合には誤
り同定情報を記憶するための２つのイネーブル段
階LDU1及びLDU2が必要とされる。段階LDU1中
ｐカウンタ７２の計数はレジスタ７０に転送され
る。OR配列体７中の誤りが検査されなければな
らない。もしOR配列体７中に１つの誤りが検出
されると、線４８乃至５２の１つ上の信号は配列
体７の夫々の誤り出力線が示される。これ等には
線インデツクスｍのための特定値が対応してい
る。夫々の線４８，５０もしくは５２は、符号器
８２を介してレジスタ８４中に記憶される２進コ
ード化信号を発生する。線４８，５０もしくは５
２の同様に誤り線に属するフリツプ・フロツプ回
路IL（信号RST IL）をリセツトする。 次の段階LDU2において、２つのカウンタ７２
及び８６がリセツトされ得る。これに続いて
AND配列体の列１のロードが行なわれる。ダミ
ー線列０は最初にロードされないので、ｐカウン
タ７２は信号INC−ｐによつて１にインクレメン
トされる。このカウンタは次いでAND配列体６
のロード情報を含むメモリ７６をアドレスし、列
１に対する対応情報がシフト・レジスタSRU７
８へその後読込まれる。従つて、AND配列体の
最初の列をロードするための最初のビツトはシフ
ト・レジスタ７８の出力に利用可能となり、
ANDゲート１２４（第８図に示されている）及
びORゲート１２６を介して列１のシフト・レジ
スタSR１の入力１２に転送される。第１列をロ
ードするための次の段階において、シフト・パル
スSCHがシフト・レジスタ７８に送られ、夫々
のリツプルされたビツトはANDゲート１２４を
介して第１列のシフト・レジスタの入力１２へロ
ードされる。シフト・レジスタ７８及び第１列の
シフト・レジスタは同期してシフトされる。第１
の列の後に、第２の列がロードされる。このロー
ド過程の第１の段階において、ｐカウンタ７２は
１だけインクレメントされ、夫々の第１ビツトが
シフト・レジスタ７８から読取られ、AND配列
体６へ直ちに転送される。第１のビツトが読込ま
れた後、ｐカウンタはその列がロードされる迄停
止する。列２乃至ｐ−１が列１と同様にロードさ
れる。シフト・レジスタ７８及び上記シフト・レ
ジスタをシフトするためのメモリ７６をアドレス
するための装置は示されていない。この様なアド
レス及びシフト装置はそれ自体周知である。この
事はメモリ７６からAND配列体６へデータ転送
するために使用するための時間制御装置について
も云える事である。 最後の列ｐ−１の後に、ダミー列UELがロー
ドされる。もしテスト・シーケンス中、AND配
列体の列線が誤つている事が発見されると、この
列に属する情報はダミー列０にロードされなけれ
ばならない。誤りが生じた後に行なわれない
PLAロード過程の場合においては、ロード過程
の夫々の段階はもし必要ならば適切にスキツプさ
れ、列０のためのメモリLDU７６中に記憶され
た情報00………０が第０シフト・レジスタLU 00
乃至LU 30へロードされる。誤りの発生の後第０
列のロード過程の第１段階中において、カウンタ
７２はｐレジスタ７０中に記憶された誤りの列に
ついての情報がロードされなければならない。実
際にはアドレスｐを０に強制する信号FUELは
ANDゲート１１２へ印加され、シフト・レジス
タ７８から読取られるビツトがANDゲート１１
２及びORゲート１１４を介して第０列のシフ
ト・レジスタSR０の入力１０へ読込まれる。続
く過程は列１乃至ｐ−１にする際に使用された過
程と類似している。ｐカウンタ中に記憶されたカ
ウントによつて、メモリ７６はアドレスされ、
AND配列体の誤り列に関連する対応する情報は
レジスタ７８へロードされ、AND配列体に読込
まれる。この列に属するANDゲート１２４に対
する入力 が失われ、シフト・レジスタ
SRUから読取られた情報はANDゲート１１２及
びORゲート１１４を介して誤り列へ読込まれず
に、シフト・レジスタ０へ転送される。しかしな
がら、AND配列体中の誤り列のロードは悪い影
響を与えない。なんとなればこの列はOR配列体
中では０にリセツトされているからである。 列０の選択（信号SPO）中、配列体６の列０は
メモリ７６からの対応情報によつてANDゲート
１１０を介して同様にロードされ得る。 AND配列体６の後に、OR配列体がロードされ
る。しかしながら、OR配列体中でシフト・レジ
スタは行状に配列されているので、最初に入力３
０乃至３６の１つに読込まれたビツトは究極的に
最後の列ｐ−１のシフト・レジスタLO 04乃至
LO 34中に記憶される。OR配列体７のロードの
ためには、次の２つの特異性が考察されなければ
ならない。(1)１個の誤り列線の場合におけるロー
ド動作。(2)OR配列体の１個の誤り出力線の場合
におけるロード動作。 もし列状の積線PLに欠陥があれば、この積線
に属するフリツプ・フロツプ回路はOR配列体７
中で０にリセツトされなければならず、これ等の
フリツプ・フロツプ回路中に前もつて記憶された
情報は列０のフリツプ・フロツプ回路中に記憶さ
れなければならない。OR配列体の第０列のこの
ローデイングはOR配列体のロード処理中自動的
に行なわれる。この目的のために、第９図を参照
しつつ第１行Z1のロードが説明される。イネー
ブル段階LDO１として、ｐカウンタ７２をリセ
ツトする事だけが必要である。次の段階におい
て、依然０にあるｍ−カウンタ８６は１にスイツ
チされ、次いでOR配列体の最初の行をアドレス
する。０の値を有するｐカウンタは１だけデクレ
メントされ、この結果最大容量にあり、列ｐ−１
が示される。従つて列ｐ−１に属するビツトはシ
フト・レジスタの入力３２へ読取られる。この目
的のために、カウンタ８６はOR配列体のロー
ド・メモリLDO９０をアドレスし、アドレスさ
れた線に属する情報はシフト・レジスタSROD９
２へ読込まれる。この過程中、このシフト・レジ
スタからの最初のビツトはANDゲート１４６
（第９図）を介してOR配列体の行Ｚ１のシフト・
レジスタSR１に同時に到着する。信号Ｚ１は
ANDゲート１４６の入力に印加される。なんと
なればカウンタ８６が最初の行を示し、解読器８
８が信号Ｚ１によつて第１の行を選択するからで
ある。OR配列体の全ロード処理中、信号LOAD
ORが同様に印加される。第９図において、レジ
スタ９２からのロード経路はANDゲート１４０
及びORゲート１４４を介して一般に延出してい
る。このOR配列体の出力はOR配列体のすべての
行に対してANDゲート１４６の如きANDゲート
に接続されている。信号BIT ONはダミー線OEL
をロードする働きを有し、OR配列体７の通常ロ
ード過程中は０であり、従つてこの入力がAND
ゲート１４０を印加される。OR配列体の通常の
ロード過程中、その重要性がさらに説明される信
号Ｓ SLTは同様に０であり、ANDゲート１４
０のこの入力は同様に満足される。OR配列体７
の最初の行に対するシフト・レジスタのローデイ
ングはその後シフト・レジスタSRODに印加され
る。シフト・パルスによつて進行し、シフト・レ
ジスタ９２の内容は最初の行に属するシフト・レ
ジスタLO 10乃至LO 14に読込まれる。残りの行
２乃至ｍ−１のロードは同様に行なわれ、ｍカウ
ンタ３６は各行のロード過程の開始時に１だけイ
ンクレメントされる。次いでメモリ９０がアドレ
スされ、対応する情報がシフト・レジスタ９２に
読込まれ、ここから最初のビツトが夫々入力３
２，３４もしくは３６に直接印加される。ロード
されるべきシフト・レジスタに対するさらに他の
ビツトはシフト・レジスタ９２をシフトする事に
よつて夫々入力３２，３４もしくは３６に印加さ
れる。 もしOR配列体７のロード過程が積線PLの１つ
上の誤りの結果であるならば、対応する列が上述
の如くOR配列体７中で０にセツトされなければ
ならない対応する情報が列０にロードされなけれ
ばならない。従つてOR配列体のロード処理中、
減数カウンタ７２の計数は誤り列を示すｐレジス
タ７０中に記憶させた計数とｐ比較器によつて連
続的に比較されなければならない。もし、列ｐ−
１に対する積線PL４が誤まつていると、OR配列
体の最初のロード段階中の対応ビツトがシフト・
レジスタSRODから読取られ、ｍ制御論理装置９
４（第９図）へ読込まれる時に信号が比較器９８
の出力に印加される。同様に誤まりがAND配列
体中に生じた事を線５４（第２図）が示す時に、
ANDゲート１４８への第２の入力に信号が印加
される。従つてフリツプ・フロツプ回路９６をイ
ネーブルする信号SSLTがANDゲート１４８の出
力に受取られ、夫々ビツトはフリツプ・フロツプ
回路へシフト・レジスタ９２から読取られ得る。
同様に、ANDゲート１４０への入力は除去
され、対応ビツトは上記ゲートを通して転送され
なくなる。ANDゲート１４２への入力BIT ONが
同様に０であるので、２進信号０が２つのAND
ゲート１４０及び１４２によつて読取られ、この
０ビツトがAND配列体７中の考察中の行のシフ
ト・レジスタの入力に読込まれる。もし考慮中の
行がＺ１ならば、２進値０がフリツプ・フロツプ
LO 14中に記憶される。OR配列体のロード過程
の最後の段階中、OR配列体の第０列のフリツ
プ・フロツプ回路がロードされる。最初の行のロ
ードの仮定された例中においては、これはフリツ
プ・フロツプ回路LO 10である。１行のシフト・
レジスタの最後のロード段階中、信号BIT ONは
１で、第９図中、AND１４２がスイツチされ、
フリツプ・フロツプ回路９６中に記憶された値が
ORゲート１４４及びANDゲート１４６を介して
（第１の行がロードされたものとして）を介して
フリツプ・フロツプ回路LO 10中にセツトせしめ
る。 残りの行２乃至ｍ−１に属するシフト・レジス
タのロード中に同一処理が繰返される。減数カウ
ンタ７２の計数がｐレジスタ７０中の計数と一致
する各度に、誤りの列線が示され、対応ビツトが
フリツプ・フロツプ回路９６中に記憶され、０は
夫々の入力３２，３４もしくは３６に転送され
る。１行のシフトレジスタをロードする最後の段
階において、フリツプ・フロツプ回路９６から記
憶されたビツトがOR配列体７の第０列のフリツ
プ・フロツプ回路中にセツトされる。従つてロー
ド過程の終りに、OR配列体の第０列は誤り列線
のフリツプ・フロツプ回路中に前に記憶された２
進パターンを含む。その後誤り列は０のみを含
み、誤り線はPLA出力信号に貢献しない。 ロード過程の最後のフエイズとして、段階
LO00乃至LO 04より成り、ダミー線OELに属す
るシフト・レジスタのロードが説明される。この
フエイズの開始時に、OR配列体７の誤り行を示
すｍレジスタ８４中に記憶された値はｍカウンタ
８６へ転送され、対応する行が解読器８３の出力
において示され、対応行に属するシフト・レジス
タ情報はメモリ９０中にアドレスされる。もし例
えば行１が誤つていて解読器８８が信号Ｚ１を発
生すると、シフト・レジスタ９２から読出される
情報が第１行のシフト・レジスタの入力３２に印
加される事は不可能となる。なんとなれば段信号
Ｆ OELが１であり、ANDゲート１４６への１
入力が除去されるからである。もしこの信号Ｆ
OELがANDゲート１３６をスイツチすると、シ
フト・レジスタSRODから読出された情報は第０
行のシフト・レジスタの入力へANDゲート１３
６及びORゲート１３３を介して読取られ得る。
第０のシフト・レジスタのさらに他のローデイン
グはシフト・レジスタ９２に対するシフト・パル
スSCHによつて開始される。第０のシフト・レ
ジスタのさらに次のロードはシフト・レジスタ９
２に対するシフト・パルスSCHによつて開始さ
れる。 さらに第０シフト・レジスタをロードする可能
性は正規の選択Ｚ０及びANDゲート１３５を使
用する事より成る。列行中の誤りの発生は誤り列
に属するフリツプ・フロツプをしてOR配列体７
中で０にセツトせしめるので、原情報はこの誤り
列に属するAND配列体６中のフリツプ・フロツ
プ回路中に保持され得、消去される必要はない。 図示された実施例においては、列ダミー線及び
行ダミー線がOR配列体に対して与えられる。こ
の実施例はPLAの誤りの場合には、動作は短絡
テスト及びロード・フエイズの後に回復され得る
という利点を有するので遭遇された第１の誤りの
みが印加される。もしダミー線の１つがこの様に
使用されると、PLAの動作は次の誤りの場合
に、上述の如く回復され得ない。この短絡はいく
つかの列及び／もしくはいくつかの行ダミー線に
よつて除去される。同様にANDゲート１３６及
び１１２の如き関連するゲート回路と共にいくつ
かの信号Ｆ UEL及びＦ OELが必要とされ
る。 図示された具体例においてはAND及びOR配列
体の個々のシフト・レジスタは相次いでロードさ
れるので、すべてのシフト・レジスタは同時にロ
ードする事が可能であり、この目的のためには、
メモリ７６及び９０中に含まれるロード情報を直
列に読取る必要がある。 第５図乃至第９図に示された誤り検出及び修正
装置並びにロード装置は散発的に、短時間のみ使
用されるので、もし必要ならば各PLAに対して
別個のロード・メモリ６８を使用して、いくつか
のPLAに対して１度だけこの装置を与えるだけ
で十分である。

【図面の簡単な説明】

第１図はデータ処理システム中の機能制御及び
誤り発生のためにプログラム可能配列体
（PLA）の使用を示した図である。第２図は本発
明に従うPLAを示した図である。第３Ａ図はフ
リツプ・フロツプ回路LUを示した図である。第
３Ｂ図乃至第３Ｃ図は第３Ａ図の回路の動作条件
を同図と対照して示した図表である。第４Ａ図は
OR配列体７の交点を示した図である。第４Ｂ図
乃至第４Ｃ図は第４Ａ図の回路の論理条件を同図
と対照して示した図表である。第５図は制御及び
ロード信号を発生するための装置の概略図であ
る。第６図は上記の制御及びロード信号を使用し
てPLAをテストし、ロードするための装置を示
す。第７図はクロツク・パルス列を示した図であ
る。第８図及び第９図は第６図に示された装置の
詳細な図である。 １……読取り専用記憶装置、２……命令レジス
タ、３……プログラム可能論理装置、４……パリ
テイ回路、５……比較器、６……AND配列体、
７……OR配列体、１０乃至１８……テスト信号
入力、PL１乃至PL４……積線、LU，LO……フ
リツプ・フロツプ、AL１乃至AL３……出力線、
１１，１３，１５，１７，１９……AND配列体
セツト／リセツト線、２０，２２，２６，２８…
…OR配列体セツト／リセツト線、UEL，OEL…
…ダミー線。

Claims (1)

1. 【特許請求の範囲】 １ 積線によつて互いに接続されたAND配列体
   及びOR配列体並びに配列体の交点にある記憶フ
   リツプ・フロツプ回路より成るプログラム可能論
   理配列体（例えば第４図のPLA）であつて、 上記プログラム可能論理配列体をテストするた
   めにテスト・パターンが与えられるときは、上記
   積線に属するAND配列体のフリツプ・フロツプ
   回路及び出力線に属するOR配列体のフリツプ・
   フリツプ回路がシフト・レジスタを構成する様に
   接続がえする手段と、 積線に属するAND配列体並びにOR配列体のフ
   リツプ・フロツプ回路に対して夫々設けられた共
   通セツト及びリセツト線と、 積線及び出力線の各々に余分に設けられた少く
   とも一本のダミー線（例えばORダミー線OEL）
   と、 上記テスト・パターンが与えられた結果上記出
   力線上で得られたプログラム可能論理配列体
   （PLA）の出力と誤り（エラー）がなかつたとき
   得られる等の所望値とを比較するための比較手段
   （例えば４４）と、 上記比較手段が誤りを検出したときその誤り出
   力信号が指示する出力線（例えばAL１）を無効
   化し且つ対応するダミー線（例えばOEL）を有
   効化することにより、誤りが検出された出力線を
   上記ダミー線と自動交換する手段（例えば４６，
   ５２，IL１，３８，４０）とを有することを特
   徴とするプログラム可能論理配列体。