JPS623336A - 条件付きブランチ方式 - Google Patents
条件付きブランチ方式Info
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- JPS623336A JPS623336A JP61149297A JP14929786A JPS623336A JP S623336 A JPS623336 A JP S623336A JP 61149297 A JP61149297 A JP 61149297A JP 14929786 A JP14929786 A JP 14929786A JP S623336 A JPS623336 A JP S623336A
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- JP
- Japan
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- instruction
- register
- branch
- instructions
- contents
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30072—Arrangements for executing specific machine instructions to perform conditional operations, e.g. using predicates or guards
-
- G—PHYSICS
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- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30032—Movement instructions, e.g. MOVE, SHIFT, ROTATE, SHUFFLE
-
- G—PHYSICS
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- G06F9/3005—Arrangements for executing specific machine instructions to perform operations for flow control
- G06F9/30058—Conditional branch instructions
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/30167—Decoding the operand specifier, e.g. specifier format of immediate specifier, e.g. constants
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
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- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3842—Speculative instruction execution
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Devices For Executing Special Programs (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、コンピュータにおける命令フォーマツトの縮
少化に関し、特に、例えば、データの転送とブランチ等
の２つの命令を同時に実行できる方式に関する。
少化に関し、特に、例えば、データの転送とブランチ等
の２つの命令を同時に実行できる方式に関する。
従来のマイクロプログラム方式のコンピュータでは、そ
の制御部に自律的な（ａｕｔｏｎｏｍｏｕｓ）読出し専
用メモリが設けられている。プログラム命令が開始され
るごとにこの制御部は、その命令の命令コードからアド
レスを得て読出し専用メモリに与える。今処理されてい
る命令の実行のためにコンビ１゛。
の制御部に自律的な（ａｕｔｏｎｏｍｏｕｓ）読出し専
用メモリが設けられている。プログラム命令が開始され
るごとにこの制御部は、その命令の命令コードからアド
レスを得て読出し専用メモリに与える。今処理されてい
る命令の実行のためにコンビ１゛。
エータに制御信号を供給する一連のワードの最初の
゛、１ワードが何であるかが上記アドレスにより
指示される。各命令は自己に対応付けられたマイクロサ
ブル □−チンに制御を渡す。その結果、コ
ンピュータによ ５ってなされる逐次的な動
作は極めて詳細なレベルに 。
゛、１ワードが何であるかが上記アドレスにより
指示される。各命令は自己に対応付けられたマイクロサ
ブル □−チンに制御を渡す。その結果、コ
ンピュータによ ５ってなされる逐次的な動
作は極めて詳細なレベルに 。
おけるプログラムの実行動作に対応している。
、そのような従来のコンピュータにおいては、
一般 −１的にプログラム命令は命令コード
とオペランド、すなわち、演算されるべきデータの位置
に関する情報 つを含む。これらのオペランド
は付加的な動作を指定 、゛・する情報を含む
こともある。前記プログラム命令の 、；長さ
は扱うデータ量に従って相対的に長くすること
；もてきるし、又は、短くすることもできる。命令
コ −。
、そのような従来のコンピュータにおいては、
一般 −１的にプログラム命令は命令コード
とオペランド、すなわち、演算されるべきデータの位置
に関する情報 つを含む。これらのオペランド
は付加的な動作を指定 、゛・する情報を含む
こともある。前記プログラム命令の 、；長さ
は扱うデータ量に従って相対的に長くすること
；もてきるし、又は、短くすることもできる。命令
コ −。
−ドは、実行すべき動作を指定する。一旦、命令コ
５ｒ−ドの長さを定めると、ある固定組の相異な
る命令 バコードおよびそれらに関連したプロ
グラム命令だけ ”が′あるようにできる。
５ｒ−ドの長さを定めると、ある固定組の相異な
る命令 バコードおよびそれらに関連したプロ
グラム命令だけ ”が′あるようにできる。
しかしながら、ある数のピッ ”；：゛
トにする理論的に表わせる命令コード、すなわち、
：前記固定組の命令コードの全てをマイクロプ
ロゲラ ：′、１ ム化されたリリースを備えたコンピュータのプログラム
命令の特定のために使用することはない。一般的には、
上記固定紐の一部、すなわち、サブセットのみしか使用
されておらず、この結果、プログラミング効率の底下が
生じている。
：前記固定組の命令コードの全てをマイクロプ
ロゲラ ：′、１ ム化されたリリースを備えたコンピュータのプログラム
命令の特定のために使用することはない。一般的には、
上記固定紐の一部、すなわち、サブセットのみしか使用
されておらず、この結果、プログラミング効率の底下が
生じている。
さらに、従来のコンピュータにおいては、使用されるメ
モリが最大のハードウェア・コストを占めているため、
ハードウェア・スピードの向上およびハードウェアの最
小化のためにはそのメモリの使用効率向上の達成が肝要
である。固定命令長コンピュータにおいては、夫々の命
令で実行すべき動作が簡単か複雑かに無関係に全ての命
令コードに対して同一のビット数を割当てる必要がある
。このため１例えば、多くのビットが簡単な動作を指定
するために無駄に使用されている一方では、命令語の長
さによって命令の能力が制限される局面では、複雑な動
作を行なうために多くの命令が無駄に使用されている。
モリが最大のハードウェア・コストを占めているため、
ハードウェア・スピードの向上およびハードウェアの最
小化のためにはそのメモリの使用効率向上の達成が肝要
である。固定命令長コンピュータにおいては、夫々の命
令で実行すべき動作が簡単か複雑かに無関係に全ての命
令コードに対して同一のビット数を割当てる必要がある
。このため１例えば、多くのビットが簡単な動作を指定
するために無駄に使用されている一方では、命令語の長
さによって命令の能力が制限される局面では、複雑な動
作を行なうために多くの命令が無駄に使用されている。
したがって全てのアプリニージョンを最も効率的に実行
できる命令セットを有するコンピュータを設計すること
が望ましい。
できる命令セットを有するコンピュータを設計すること
が望ましい。
従来のマイクロプログラム方式のコンピュータの効率を
向上させるために、最適化コンパイラの概念が採用され
実現された。ここで目指されたことは、（１）プログラ
ミング言語を大きな仮想アドレス空間におけるマイクロ
命令と同様な複雑でない命令レベルまでコンパイルし、
また、（２）技術が許す限り、命令サイクル時間をでき
るだけ短くすること、である。
向上させるために、最適化コンパイラの概念が採用され
実現された。ここで目指されたことは、（１）プログラ
ミング言語を大きな仮想アドレス空間におけるマイクロ
命令と同様な複雑でない命令レベルまでコンパイルし、
また、（２）技術が許す限り、命令サイクル時間をでき
るだけ短くすること、である。
そのような最適化コンパイラを有するコンピュータは以
前のものより少ない命令を持つように設計される。これ
らの少ない命令は簡単なものであり、１サイクル内で実
行される。そのようなコンピュータは縮少命令セット・
コンピュータ（ｒｅｄｕｃｅｄｉｎｓｔｒｕｃｔｉｏｎ
ｓｅｔ ｃｏｍｐｕｔｅｒ。
前のものより少ない命令を持つように設計される。これ
らの少ない命令は簡単なものであり、１サイクル内で実
行される。そのようなコンピュータは縮少命令セット・
コンピュータ（ｒｅｄｕｃｅｄｉｎｓｔｒｕｃｔｉｏｎ
ｓｅｔ ｃｏｍｐｕｔｅｒ。
以下ＲＩＳＣと称する）と呼ばれている。
特に、固定命令長のコンピュータでは、度々用いられる
簡単な動作の命令でさえも固定命令長である。
簡単な動作の命令でさえも固定命令長である。
これに反して、可変命令長のコンピュータは、度々用い
られる簡単な動作の命令を短いフォーマットでエンコー
ドし、よって、本質的にはそれらの命令語長を減少させ
る。したがって、従来では、符号圧縮をするため、可変
命令長が用いられていた。残念ながら、このようにする
と、命令のフェッチングやデコーディングの困難さもま
た増加する。代わりに。
られる簡単な動作の命令を短いフォーマットでエンコー
ドし、よって、本質的にはそれらの命令語長を減少させ
る。したがって、従来では、符号圧縮をするため、可変
命令長が用いられていた。残念ながら、このようにする
と、命令のフェッチングやデコーディングの困難さもま
た増加する。代わりに。
従来技術では、２個の動作結合して単一の命令フォーマ
ツ１−にすることが可能であった。この場合、２つの動
作は直列に実行されていた。しかし、このような場合、
極めて長い動作時間が長くなるという犠牲の下に符号圧
縮度（ｃｏｄｅ ｃｏｍｐｒｅｓｓｉｏｎ）を大きく
していた。
ツ１−にすることが可能であった。この場合、２つの動
作は直列に実行されていた。しかし、このような場合、
極めて長い動作時間が長くなるという犠牲の下に符号圧
縮度（ｃｏｄｅ ｃｏｍｐｒｅｓｓｉｏｎ）を大きく
していた。
したがって、本発明の目的は、上述した従来技術の欠点
を解消し、動作がはやくまたはコード圧縮度が高い条件
付きブランチ方式を提供することにある。
を解消し、動作がはやくまたはコード圧縮度が高い条件
付きブランチ方式を提供することにある。
本発明の一実施例に係る条件付きブランチ方式では、度
々実行される２以上の命令結合して単一の命令フォーマ
ットにし、この単一命令フォーマットで、どちらの命令
をも実行させる。本実施例では、ＲＩＳＣにおいて、度
々使用されるデータの転送とブランチング命令を単一の
命令フォーマットに結合させ、実施例に説明されるよう
に、コンピュータ装置の一実行サイクルで同時にこれら
命令を実行させる。
々実行される２以上の命令結合して単一の命令フォーマ
ットにし、この単一命令フォーマットで、どちらの命令
をも実行させる。本実施例では、ＲＩＳＣにおいて、度
々使用されるデータの転送とブランチング命令を単一の
命令フォーマットに結合させ、実施例に説明されるよう
に、コンピュータ装置の一実行サイクルで同時にこれら
命令を実行させる。
本発明の目的を達成するために、本発明の一実施例に基
づいて動作するコンピュータ装置では、データ１送／ブ
ランチ命令が与えられる。この命令は、可変もしくはリ
テラルの第１のオペランドを第２のオペランドに転送す
ると同時にこれをゼロと比較することができるように定
義される。比較の結果がある選択された条件と合致した
場合は、ブランチが起こる。言い換えれば、レジスタの
内容を新しいレジスタにコピーすることによって、それ
は他のレジスタに移動したこととなる。そして、ブラン
チは、転送した値によって条件付けられる。
づいて動作するコンピュータ装置では、データ１送／ブ
ランチ命令が与えられる。この命令は、可変もしくはリ
テラルの第１のオペランドを第２のオペランドに転送す
ると同時にこれをゼロと比較することができるように定
義される。比較の結果がある選択された条件と合致した
場合は、ブランチが起こる。言い換えれば、レジスタの
内容を新しいレジスタにコピーすることによって、それ
は他のレジスタに移動したこととなる。そして、ブラン
チは、転送した値によって条件付けられる。
データ転送／ブランチ命令１１０を以下に示す。
ＭＯＶＢ、ｃ、ｎ ｒ ＋、ｒ ２、ｗｄそして、第１
図に示すように以下のフォーマットを有する。
図に示すように以下のフォーマットを有する。
３２ ／ ｒ ｘ ／ ｒ Ｉ／ ｃ ／ ｗ ＋ ／
ｎ ／ ｗここで３２は６ビツトのフィールド・コー
ド１１２で、データ転送／ブランチ命令を示す。ｒ２は
５ビツトのフィールド１１４でターゲノ１−のレジスタ
ｒ２を示す。ｒ＋４よ５ビツトのフィールド′１１６で
、ソ 躾−ス・レジスタｒ、を示す。Ｃは３ビツトのフィール
ド１１８で条件を示す６Ｗ冒よ１１ピッ１−でフィール
ド１２０で、オフセットを示す。
ｎ ／ ｗここで３２は６ビツトのフィールド・コー
ド１１２で、データ転送／ブランチ命令を示す。ｒ２は
５ビツトのフィールド１１４でターゲノ１−のレジスタ
ｒ２を示す。ｒ＋４よ５ビツトのフィールド′１１６で
、ソ 躾−ス・レジスタｒ、を示す。Ｃは３ビツトのフィール
ド１１８で条件を示す６Ｗ冒よ１１ピッ１−でフィール
ド１２０で、オフセットを示す。
ｎは１ビツトのフィールド１２２で、次の命令を無効に
するかどうかを示す。Ｗは１ビツトのフィールド１２４
で、オフセットの符号を示す。
するかどうかを示す。Ｗは１ビツトのフィールド１２４
で、オフセットの符号を示す。
動作を説明すれば、汎用レジスタｒ、の内容は、汎用レ
ジスタｒ２にコピーされる。条件Ｃがコピーされた値が
条件Ｃを満足すれば、ワード・ディスプレイスソフトｗ
ｄは命令Ｗと×１のフィールド１２０．１２４から組み
立てられ、符号拡張され、プログラム・カウンタ・オフ
セットに加算される。条件Ｃは抽出もしくは、ディポジ
ット関係の条件セットのいずれかの条件である。
ジスタｒ２にコピーされる。条件Ｃがコピーされた値が
条件Ｃを満足すれば、ワード・ディスプレイスソフトｗ
ｄは命令Ｗと×１のフィールド１２０．１２４から組み
立てられ、符号拡張され、プログラム・カウンタ・オフ
セットに加算される。条件Ｃは抽出もしくは、ディポジ
ット関係の条件セットのいずれかの条件である。
次の命令サイクルでは、条件Ｃの真偽にかかわらず次命
令無効化（ｎｕｌｌｉｆｉｃａｔｉｏｎ）が選択されな
い限り、命令が実行される。次命令無効化が指定される
と、成功した前方ブランチの前または、失敗した後方ブ
ランチに続く命令が無効化される。
令無効化（ｎｕｌｌｉｆｉｃａｔｉｏｎ）が選択されな
い限り、命令が実行される。次命令無効化が指定される
と、成功した前方ブランチの前または、失敗した後方ブ
ランチに続く命令が無効化される。
このような命令１１０は、以下に詳細に説明するように
実行される。
実行される。
１、第１の命令サイクル、Ｔの間
ａ レジスタ１の内容をレジスタ２にコピーする。
ｂ コピーされた内容の値を調べ、条件Ｃが成作が行な
われ続行される。
われ続行される。
（１）１４ビツトの直接値である１４ビツトのワードを
ＷとＷ、から組立てる。これは、Ｗの後にＷＩの最下位
ビットを結合させ、そのｗｌの最下位ビットの後にＷの
残りのピッ１−を結合させ、その結果Ｘを左に２桁シフ
トさせることにより得られる。
ＷとＷ、から組立てる。これは、Ｗの後にＷＩの最下位
ビットを結合させ、そのｗｌの最下位ビットの後にＷの
残りのピッ１−を結合させ、その結果Ｘを左に２桁シフ
トさせることにより得られる。
し
く２）結果Ｘを３２ビツトＸ構成するためＸの左側に符
号ピッ１−を拡張する。ここで、Ｘの最上位のビットを
符号ビットとする。
号ピッ１−を拡張する。ここで、Ｘの最上位のビットを
符号ビットとする。
（３）符号拡張の結果を”ＤＩＳＰ”とする。
（４） ”Ｄ Ｉ Ｓ Ｐ ”と８を現在のプログラム
・カウンタ・オフセット×加えて、時間Ｔ＋２の間、す
なわち次の命令サイクルの次、に実行される命令のプロ
グラム・カウンタ・オフセットとする。（つまり所謂遅
１゛ 延Ｘランチが行なわれるのである。
・カウンタ・オフセット×加えて、時間Ｔ＋２の間、す
なわち次の命令サイクルの次、に実行される命令のプロ
グラム・カウンタ・オフセットとする。（つまり所謂遅
１゛ 延Ｘランチが行なわれるのである。
２、第２の命令サイクル、Ｔ＋１の間
〆で次命令無効化が指定されると以下の場合には、この
サイクル間に実行される命令が無効化される。
サイクル間に実行される命令が無効化される。
この「場合」と岬よ、転送した値が、条件Ｃを満足しか
つ、ディスプレイスソフト”ＤＩＳＰ”が正またはぜ口
の場合あるいは、転送した値が条件Ｃを満足させずかつ
、ディスプレイスソフト“ＤＩＳＰ”が負の場合である
。
つ、ディスプレイスソフト”ＤＩＳＰ”が正またはぜ口
の場合あるいは、転送した値が条件Ｃを満足させずかつ
、ディスプレイスソフト“ＤＩＳＰ”が負の場合である
。
本発明の一実施例におけるデータ転送／ブランチ１１０
の命令１１０を実行させるコンピュータ装置のアーキテ
クチャ−の−例を第２図に示す。ＡＬＸ（算術論理演算
ユニット）部２１０は、レジスターの内容を汎用レジス
タ２１２から読み取り、ＡＬＵ２１４でテストする。レ
ジスタ１の内容（図示せず）は、レジスタ２（図示せず
）等の他のレジスタにコピーされる。その間に、レジス
タ１の内容の値は予め選択された条件２１６のセットが
一致するかどうかテストされる。もしそうであれば、命
令セット１１０のフィールド１２０．１２４から作られ
たワード・ディスプレイスソフトｗｄ２２０がコンピュ
ータ装置の命令アドレス部２１１のプログラム・カラさ
れていれば、起る。言い換えれば、成功した前方ブラン
チに続く命令もしくは失敗した後方ブランチの後に続く
命令（つまり、これらのブランチの遅延スロットの命令
）が無効化される。このようにして、ブランチは、予め
選ばれた条件２１６をＡＬＮ２１４の値が一致すること
によって、決定される。
の命令１１０を実行させるコンピュータ装置のアーキテ
クチャ−の−例を第２図に示す。ＡＬＸ（算術論理演算
ユニット）部２１０は、レジスターの内容を汎用レジス
タ２１２から読み取り、ＡＬＵ２１４でテストする。レ
ジスタ１の内容（図示せず）は、レジスタ２（図示せず
）等の他のレジスタにコピーされる。その間に、レジス
タ１の内容の値は予め選択された条件２１６のセットが
一致するかどうかテストされる。もしそうであれば、命
令セット１１０のフィールド１２０．１２４から作られ
たワード・ディスプレイスソフトｗｄ２２０がコンピュ
ータ装置の命令アドレス部２１１のプログラム・カラさ
れていれば、起る。言い換えれば、成功した前方ブラン
チに続く命令もしくは失敗した後方ブランチの後に続く
命令（つまり、これらのブランチの遅延スロットの命令
）が無効化される。このようにして、ブランチは、予め
選ばれた条件２１６をＡＬＮ２１４の値が一致すること
によって、決定される。
以上説明したように、ブランチとデータの転送等を単一
の命令に結合させることによって、命令の高密度化を達
成し、コンピュータ装置における実行速度が改善される
。
の命令に結合させることによって、命令の高密度化を達
成し、コンピュータ装置における実行速度が改善される
。
第１図は、本発明の一実施例であるデータの転送とブラ
ンチングの命令セットの構造図。第２図は、第１図の命
令セットを実行させるコンピュータ装置のブロック図。 １１０：データの転送とブランチ命令、１１２：６ビツ
ト・フィールド・コード、１１４：５ビツト・フィール
ド、１１６：５ビツトフイールド、１１８：３ビツト・
フィールド、１２０：１１ビツトフイールド、１２２，
１２４：１ビツト・フィールド、２１０ ： ＡＬＵ部
、２１２：汎用レジスタ・ファイル、２１４：ＡＬＵ、
２１１：命令アドレス部、２２０ニブランチ・ディスプ
レイスソフト、２２２ニブログラム・カウンタ
ンチングの命令セットの構造図。第２図は、第１図の命
令セットを実行させるコンピュータ装置のブロック図。 １１０：データの転送とブランチ命令、１１２：６ビツ
ト・フィールド・コード、１１４：５ビツト・フィール
ド、１１６：５ビツトフイールド、１１８：３ビツト・
フィールド、１２０：１１ビツトフイールド、１２２，
１２４：１ビツト・フィールド、２１０ ： ＡＬＵ部
、２１２：汎用レジスタ・ファイル、２１４：ＡＬＵ、
２１１：命令アドレス部、２２０ニブランチ・ディスプ
レイスソフト、２２２ニブログラム・カウンタ
Claims (1)
- ブランチ条件の発生と該条件に基く条件付きブランチと
を同じ命令サイクル内で行なう条件付きブランチ方式。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US75081985A | 1985-06-28 | 1985-06-28 | |
| US750819 | 1985-06-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS623336A true JPS623336A (ja) | 1987-01-09 |
Family
ID=25019295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61149297A Pending JPS623336A (ja) | 1985-06-28 | 1986-06-25 | 条件付きブランチ方式 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0213301A3 (ja) |
| JP (1) | JPS623336A (ja) |
| CA (1) | CA1254661A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0876996A (ja) * | 1994-08-31 | 1996-03-22 | Matsushita Electric Works Ltd | プログラマブルコントローラ |
| KR100325177B1 (ko) * | 1991-07-08 | 2002-02-21 | 고성능 알아이에스씨 마이크로프로세서 구조 | |
| JP2018500657A (ja) * | 2014-12-23 | 2018-01-11 | インテル・コーポレーション | 融合された単一のサイクルのインクリメント−比較−ジャンプを実施するための命令及びロジック |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4755966A (en) * | 1985-06-28 | 1988-07-05 | Hewlett-Packard Company | Bidirectional branch prediction and optimization |
| JP2723238B2 (ja) * | 1988-01-18 | 1998-03-09 | 株式会社東芝 | 情報処理装置 |
| GB2228597A (en) * | 1989-02-27 | 1990-08-29 | Ibm | Data processor with conditional instructions |
| FR2759176B1 (fr) * | 1997-02-05 | 1999-04-09 | Sgs Thomson Microelectronics | Micro-processeur faisant une prediction d'adresse rapide |
| GB2551548B (en) * | 2016-06-22 | 2019-05-08 | Advanced Risc Mach Ltd | Register restoring branch instruction |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3382805T2 (de) * | 1982-08-23 | 1996-09-26 | Western Electric Co | Rechner mit dynamischem Aufbau eines Befehlzusatzfeldes zur Speicherung der folgenden Befehlsadresse. |
-
1986
- 1986-06-19 CA CA000511958A patent/CA1254661A/en not_active Expired
- 1986-06-20 EP EP86108413A patent/EP0213301A3/en not_active Withdrawn
- 1986-06-25 JP JP61149297A patent/JPS623336A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325177B1 (ko) * | 1991-07-08 | 2002-02-21 | 고성능 알아이에스씨 마이크로프로세서 구조 | |
| KR100325176B1 (ko) * | 1991-07-08 | 2002-02-25 | 고성능 알아이에스씨 마이크로프로세서 구조 | |
| JPH0876996A (ja) * | 1994-08-31 | 1996-03-22 | Matsushita Electric Works Ltd | プログラマブルコントローラ |
| JP2018500657A (ja) * | 2014-12-23 | 2018-01-11 | インテル・コーポレーション | 融合された単一のサイクルのインクリメント−比較−ジャンプを実施するための命令及びロジック |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1254661A (en) | 1989-05-23 |
| EP0213301A2 (en) | 1987-03-11 |
| EP0213301A3 (en) | 1988-10-26 |
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