JPS62293765A - Photoelectric conversion device - Google Patents

Photoelectric conversion device

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Publication number
JPS62293765A
JPS62293765A JP61137808A JP13780886A JPS62293765A JP S62293765 A JPS62293765 A JP S62293765A JP 61137808 A JP61137808 A JP 61137808A JP 13780886 A JP13780886 A JP 13780886A JP S62293765 A JPS62293765 A JP S62293765A
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JP
Japan
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photoelectric conversion
thin film
blocks
parallel
block
Prior art date
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Pending
Application number
JP61137808A
Other languages
Japanese (ja)
Inventor
Koichiro Sakamoto
孝一郎 坂本
Minoru Ogawa
実 小川
Toshiyuki Tamura
敏行 田村
Kazunari Katsuumi
一成 勝海
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba TEC Corp
Original Assignee
Tokyo Electric Co Ltd
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Filing date
Publication date
Application filed by Tokyo Electric Co Ltd filed Critical Tokyo Electric Co Ltd
Priority to JP61137808A priority Critical patent/JPS62293765A/en
Publication of JPS62293765A publication Critical patent/JPS62293765A/en
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Abstract

PURPOSE:To perform high speed reading by a method wherein O/E converting partsin a planar type photosensor are divided into blocks and thin film transistors in the respective blocks, one in each block, are driven in parallel by timing signals simultaneously. CONSTITUTION:Thin film transistors 39 for switching operation in respective blocks, one in each block, are driven in parallel simultaneously by timing signals D1-Dn. At that time, photocurrents from respective driven O/E converting parts 37 are inputted to respective current-voltage converters 35 of the block units through common output lines 40 of the respectivr blocks and detected in parallel. In other words, the photocurrents of picture elements corresponding to the number of blocks can be detected simultaneously. With this constitution, even if the switching operation speed of a thin film transistor 39 itself is low, the reading operation can be performed with a high speed as a whole and, as the photosensor is of a planar type and signal detection is performed any time, there can be no problem even if such parallel reading operation is performed.

Description

【発明の詳細な説明】 3、発明の詳細な説明 産業上の利用分野 本発明は、ファクシミリ等のような画像読取り用に用い
られる光電変換装置に関する。
DETAILED DESCRIPTION OF THE INVENTION 3. Detailed Description of the Invention Field of Industrial Application The present invention relates to a photoelectric conversion device used for image reading such as a facsimile machine.

従来の技術 従来、ファクシミリ等では読取り素子としてCODイメ
ージセンサ−やフォトダイオードアレイ等のICセンサ
ーが用いられている。しかし、このようなICセンサー
を用いた光電変換装置では、原稿画像をフォトセンサー
上に結像させるための縮小光学系を必要とするので、装
置全体が大型化し、コスト高となる欠点がある。
2. Description of the Related Art Conventionally, IC sensors such as COD image sensors and photodiode arrays have been used as reading elements in facsimiles and the like. However, a photoelectric conversion device using such an IC sensor requires a reduction optical system to form an image of a document onto a photosensor, which has the drawback of increasing the size of the entire device and increasing cost.

しかして、近年ではこのような欠点を回避するため、原
稿と1=1で対応する大ぎさの密着型イメージセンサ−
が提案、実施されている。第7図にこのような密着型イ
メージセンサ−による光電変換装置の等価回路を示す。
However, in recent years, in order to avoid such drawbacks, contact type image sensors that have a large 1=1 correspondence with the original have been developed.
has been proposed and implemented. FIG. 7 shows an equivalent circuit of a photoelectric conversion device using such a contact type image sensor.

これは、複数の光電変換部1.〜1nを所定ピッチで配
列し、これらの光電変換部1、〜1nに対して個別的に
スイッチング素子21〜2nを接続し、これらのスイッ
チング素子2、〜2nを駆動パルスで順次スイッチング
することにより各光電変換部1.〜1nを走査して、そ
の出力(受光の有無)を順次電流電圧変換回路3を介し
て取り出すものである。
This includes a plurality of photoelectric conversion units 1. ~1n are arranged at a predetermined pitch, switching elements 21 to 2n are individually connected to these photoelectric conversion units 1 and ~1n, and these switching elements 2 and ~2n are sequentially switched by driving pulses. Each photoelectric conversion unit 1. .about.1n is scanned, and the outputs (whether or not light is received) are sequentially taken out via the current-voltage conversion circuit 3.

ここに、受光素子(光電変換部)の構造としては、蓄積
型(サンドイッチ型)のものと、プレーナ型のものとが
ある。まず、蓄積型の光電変換部は第8図に示すように
ガラス等の基板4上に下部電極5を形成し、この下部電
極5上にアモルファスシリコンa−3i等による光導電
膜6を形成し、その上に透明電極7を形成してなるサン
ドイッチ構造のものである。そして、下部電極5は第9
図に示すようなパターン形状で形成されて個別電極とし
て機能する。又、回路的には第10図のような等価回路
として示される。まず、8はセンサー素子部で、透明電
極7/光導電膜6、例えばIT○/ a −S iの接
合面でブロッキング層を形成することにより、電極から
のキャリアの注入を防止するものである。又、コンデン
サ9は回路パターンや素子に形成される等測的なコンデ
ンサを示すものである。これにより、光がセンサー素子
部8に入射することにより発生したキャリア(電子)が
このコンデンサ9に蓄積され、スイッチング素子10が
オンしたときにキャリアが流れることにより電流電圧変
換回路11に入力されて、信号が検出されることになる
。ここに、光入射により発生したキャリアが飽和するま
での時間が、−,112に蓄積時間と称され、(入射光
量)×(蓄積時間)で定義付けられた読取り速度となる
Here, the structures of the light receiving element (photoelectric conversion section) include an accumulation type (sandwich type) and a planar type. First, as shown in FIG. 8, in the storage type photoelectric conversion section, a lower electrode 5 is formed on a substrate 4 made of glass or the like, and a photoconductive film 6 made of amorphous silicon A-3i or the like is formed on this lower electrode 5. , and has a sandwich structure on which a transparent electrode 7 is formed. The lower electrode 5 is the ninth
It is formed in a pattern shape as shown in the figure and functions as an individual electrode. Further, the circuit is shown as an equivalent circuit as shown in FIG. First, 8 is a sensor element part, which prevents injection of carriers from the electrode by forming a blocking layer at the junction surface of the transparent electrode 7/photoconductive film 6, for example, IT○/a-Si. . Further, the capacitor 9 represents an isometric capacitor formed in a circuit pattern or element. As a result, carriers (electrons) generated when light enters the sensor element section 8 are accumulated in this capacitor 9, and when the switching element 10 is turned on, the carriers flow and are input to the current-voltage conversion circuit 11. , a signal will be detected. Here, the time it takes for carriers generated by light incidence to become saturated is referred to as the accumulation time, and is the reading speed defined by (amount of incident light) x (accumulation time).

一方、プレーナ型の光電変換部は第11図に示すように
基板12上に共通電極13と個別電極14とを平面的に
対向させて形成し、これらの電極13.14上にa−3
L等による光導電膜15を形成したものである。ここに
、電極13.14は第12図に示すように櫛状形状とさ
れて交叉した状態で対向している。そして、回路的には
第13図のような等価回路として示される。即ち、光が
入射すると光導電膜15にキャリアが励起されて光電流
となり、スイッチング素子16がオンすると電流電圧変
換回路17に入力されて光信号として検出される。ここ
に、読取り速度は光入射後のキャリアの励起時間と光が
遮断された時の立下がり時間により決定される。
On the other hand, as shown in FIG. 11, the planar type photoelectric conversion unit is formed by forming a common electrode 13 and individual electrodes 14 on a substrate 12 so as to face each other in a plane, and a-3
A photoconductive film 15 made of L or the like is formed. As shown in FIG. 12, the electrodes 13 and 14 have a comb-like shape and are opposed to each other in a crossed state. The circuit is shown as an equivalent circuit as shown in FIG. That is, when light is incident, carriers are excited in the photoconductive film 15 to become a photocurrent, and when the switching element 16 is turned on, it is input to the current-voltage conversion circuit 17 and detected as an optical signal. Here, the reading speed is determined by the carrier excitation time after light incidence and the fall time when light is interrupted.

二のような従来方式にあっては、プレーナ型であれば随
時信号電流を検出する検出方式といえるが、蓄積型の場
合にはその読取り速度が光電変換部により検出されて蓄
積され飽和レベルに達するまでの蓄積時間により読取り
速度が規制されるものといえる。そして、二のような光
電変換部を1つずつ順次走査して信号を検出する方式と
してマトリックス配線回路により構成することにより。
In conventional methods such as 2, if it is a planar type, it can be said to be a detection method that detects the signal current at any time, but if it is an accumulation type, the reading speed is detected by the photoelectric conversion section and accumulated, until it reaches the saturation level. It can be said that the reading speed is regulated by the accumulation time until reaching the limit. Then, by configuring a matrix wiring circuit as a method of sequentially scanning the photoelectric conversion parts one by one and detecting signals as in 2.

この信号検出回路における素子数を減らすようにしたも
のがある。又、各受光素子に対しては駆動素子(スイッ
チング素子)として薄膜トランジスタ(TPT)を用い
、a−5i等により光導電膜と同様に形成できるように
したものがある。第14図はその等測的回路構成を示す
もので、まず、所定ピッチで配列された多数の光電変換
部18により形成された光センサ−19が設けられてい
る。
There is a method in which the number of elements in this signal detection circuit is reduced. Further, for each light-receiving element, a thin film transistor (TPT) is used as a driving element (switching element), and it can be formed using a-5i or the like in the same manner as a photoconductive film. FIG. 14 shows the isometric circuit configuration. First, an optical sensor 19 formed by a large number of photoelectric conversion units 18 arranged at a predetermined pitch is provided.

ここで、これらの光電変換部18は符号18,1〜18
+n+  182+〜18□。、18.、〜18.n。
Here, these photoelectric conversion units 18 are denoted by reference numerals 18, 1 to 18.
+n+ 182+~18□. , 18. , ~18. n.

1841〜184nで示すようにn個ずつが1ブロツク
とされた4つのブロック201〜20.にブロック分け
されている。そして、各光電変換gHg、。
There are four blocks 201 to 20, each of which is n blocks, as shown by 1841 to 184n. It is divided into blocks. And each photoelectric conversion gHg,.

〜184nに対しては駆動素子として薄膜トランジスタ
21.〜214nが1:1の関係で接続されている。こ
れらの薄膜トランジスタ21.1〜214゜はマトリッ
クス配線回路22に接続されている。
-184n, thin film transistors 21. to 184n are used as driving elements. 214n are connected in a 1:1 relationship. These thin film transistors 21.1 to 214° are connected to a matrix wiring circuit 22.

このマトリックス配線回路22が光電変換部18を4つ
のブロック201〜20.に分割させるものであり、第
1ブロック20.の光電変換部186、〜18.nに対
応した薄膜トランジスタ21.、〜21、。はマトリッ
クス配線回路22において共通にタイミング信号D1の
ラインに接続されている。
This matrix wiring circuit 22 connects the photoelectric conversion section 18 to four blocks 201 to 20. The first block 20. Photoelectric conversion units 186, -18. Thin film transistor 21.n corresponding to ,~21,. are commonly connected to the timing signal D1 line in the matrix wiring circuit 22.

他も同様であり、マトリックス配線回路22のタイミン
グ信号り、、D、、D4のラインには各々第2ブロック
202.第3ブロック2o3.第4ブロツク204の薄
膜トランジスタ21□〜212□。
The same goes for the others, and the timing signals of the matrix wiring circuit 22 are connected to the second blocks 202 . 3rd block 2o3. Thin film transistors 21□ to 212□ of the fourth block 204.

21.1〜21.n、  21.、〜21.nが共通に
接続されている。又、このマトリックス配線回路22に
は光電変換部12をブロック20の単位で走査駆動する
ためのn個の薄膜トランジスタ23.〜23nが接続さ
れている。そして、これらの薄膜トランジスタ23.〜
23nに対しては走査信号c。
21.1-21. n, 21. , ~21. n are commonly connected. Further, this matrix wiring circuit 22 includes n thin film transistors 23 . ~23n are connected. Then, these thin film transistors 23. ~
For 23n, scanning signal c.

〜Cnが入力され得るように接続され、出力側には電流
電圧変換回路24が接続されている。
~Cn can be input, and a current-voltage conversion circuit 24 is connected to the output side.

このような構成において、読取り動作について第15図
のタイミングチャートを参照して説明する。D1〜D4
は各ブロック20.〜20.のタイミング信号であり、
例えば第1ブロック20.の光電変換部18.〜180
の信号を検出する場合には、タイミング信号D1 がオ
ンすることにより、この第1ブロツク20、の薄膜トラ
ンジスタ21.〜21nが全て同時にオンして、薄膜ト
ランジスタ23、〜23nに対して走査信号C1〜Cn
を類火走査することにより、この第1ブロツク201 
の光電変換部18.〜18nの信号が次々と電流電圧変
換回路24に入力されて検出される。他の第2〜第4ブ
ロック20.〜204についても各々タイミング信号D
2〜D4に基づき同様に動作する。このようなマトリッ
クス駆動方式によれば、駆動素子としての薄膜トランジ
スタ21.23の数を低減させることができ、例えば薄
膜トランジスタ23を駆動させるためのICチップの数
が少なくて済み、コストの低減を図れる。又、薄膜トラ
ンジスタ21は各ブロック201〜204を選択的にス
イッチングする役割と、マトリックス駆動時における他
のブロックからの回り込み電流を防止するブロッキング
機能を持つことになる。
In such a configuration, the read operation will be explained with reference to the timing chart of FIG. 15. D1~D4
is each block 20. ~20. is the timing signal of
For example, the first block 20. Photoelectric conversion unit 18. ~180
When detecting the signal of the thin film transistor 21. of the first block 20, the timing signal D1 is turned on. ~21n are all turned on at the same time, and scanning signals C1~Cn are applied to the thin film transistors 23 and ~23n.
By scanning the first block 201
Photoelectric conversion unit 18. ~18n signals are input one after another to the current-voltage conversion circuit 24 and detected. Other 2nd to 4th blocks 20. ~204 are also each provided with a timing signal D.
It operates similarly based on 2 to D4. According to such a matrix drive method, the number of thin film transistors 21 and 23 as drive elements can be reduced, and for example, the number of IC chips for driving the thin film transistors 23 can be reduced, thereby reducing costs. Further, the thin film transistor 21 has a role of selectively switching each block 201 to 204, and a blocking function of preventing a wrap-around current from other blocks during matrix drive.

発明が解決しようとする問題点 しかし、a −S iを用いた薄膜トランジスタ21.
23によりスイッチング駆動を行う場合、a−3iは電
子の易動度が小さくスイッチング速度が遅いという欠点
を有している。従って、例えば薄膜トランジスタ21.
23の最大駆動周波数が150KHzであり、1個の受
光素子(光電変換部18)を1画素、その画素密度が8
画素/mmであるとして、A4サイズ(210mm)の
原稿では1ラインとして1680画素構成であり、1画
素の読取り駆動に6.7μs要するので、1ラインでは
11m5もかかつてしまい、高速読取りを行うことがで
きないものである。
Problems to be Solved by the Invention However, thin film transistors using a-Si 21.
When performing switching drive using 23, a-3i has the disadvantage that electron mobility is low and switching speed is slow. Therefore, for example, the thin film transistor 21.
The maximum driving frequency of 23 is 150 KHz, one light receiving element (photoelectric conversion unit 18) is one pixel, and the pixel density is 8.
Assuming pixels/mm, one line of an A4 size (210 mm) document has 1680 pixels, and it takes 6.7 μs to read and drive one pixel, so one line takes 11 m5, making it necessary to perform high-speed reading. This is something that cannot be done.

しかして、本発明は、二のような点に鑑みなされたもの
で、マトリックス配線回路方式を採用する安価な構成の
下、ブレーナ型の光センサーによる随時信号検出方式を
利用して、薄膜トランジスタによる読取り速度の低下を
改善して高速読取りすることができる光電変換装置を得
ることを目的とする。
Therefore, the present invention has been made in view of the second point, and has an inexpensive structure that employs a matrix wiring circuit system, and uses a Brenna type optical sensor to detect signals at any time, and performs reading by thin film transistors. An object of the present invention is to obtain a photoelectric conversion device that can perform high-speed reading by improving the reduction in speed.

問題点を解決するための手段 本発明は、上記問題点を解決するため、プレーナ型の光
センサーとこの光センサーのブロック分けされた光電変
換部のスイッチング駆動用の薄膜トランジスタとこれら
の薄膜トランジスタを並列駆動させるマトリックス配線
回路とを用いるマトリックス配線回路方式という基本的
な構成において、マトリックス配線回路は所定のタイミ
ング信号により各ブロック内の薄膜トランジスタの1個
ずつを同時に並列駆動させるものとし、かつ、各光電変
換部の出力側をブロック毎の共通接続線に接続し、これ
らの共通接続線に接続した電流電圧変換回路をブロック
単位で設け、各ブロック毎に光電変換部の光電流を各々
の電流電圧変換回路により電圧信号に増幅変換させるも
のである。
Means for Solving the Problems In order to solve the above-mentioned problems, the present invention provides a planar optical sensor, a thin film transistor for switching drive of a photoelectric conversion section divided into blocks of this optical sensor, and a parallel drive of these thin film transistors. In the basic configuration of a matrix wiring circuit system using a matrix wiring circuit, the matrix wiring circuit simultaneously drives one thin film transistor in each block in parallel using a predetermined timing signal, and drives each photoelectric conversion unit in parallel. The output side of the is connected to a common connection line for each block, and a current-voltage conversion circuit connected to these common connection lines is provided in each block, and the photocurrent of the photoelectric conversion unit for each block is converted by each current-voltage conversion circuit. It amplifies and converts it into a voltage signal.

作用 タイミング信号が与えられることにより、スイッチング
駆動用の薄膜トランジスタが各ブロックにわたって1個
ずつ並列的に同時駆動される。この時、駆動された光電
変換部からの光電流は各ブロックの共通出力線よりブロ
ック単位の各々の電流電圧変換回路に入力されて並列的
に検出される。
By applying the action timing signal, the thin film transistors for switching driving are simultaneously driven one by one in parallel across each block. At this time, the photocurrent from the driven photoelectric conversion section is inputted to each current-voltage conversion circuit in each block from the common output line of each block and detected in parallel.

つまり、ブロック数に対応した画素分の検出が同時に行
なわれる。よって、薄膜トランジスタ自体のスイッチン
グ動作が遅くても全体的には高速にて読取り動作が行わ
れる。このような並列的な読取り動作を行っても、光セ
ンサーがプレーナ型であり、随時信号検出を行っている
ので支障はない。
In other words, detection for pixels corresponding to the number of blocks is performed simultaneously. Therefore, even if the switching operation of the thin film transistor itself is slow, the overall reading operation is performed at high speed. Even if such parallel reading operations are performed, there is no problem because the optical sensor is of a planar type and detects signals at any time.

実施例 本発明の一実施例を第1図ないし第6図に基づいて説明
する。まず、第2図は本実施例による光電変換装置の概
略外観構成を示すもので、ガラス等の絶縁性基板30上
には光センサ−31がアレイ状に形成されている。又、
この光センサ−31に対応して薄膜トランジスタ群32
が形成され、この薄膜トランジスタ群32の出力側に対
してはマトリックス配線回路33が形成されている。そ
して、前記絶縁性基板3oの長手方向両端には前記薄膜
トランジスタ群32に対する駆動用の同一構成で選択的
に前記薄膜トランジスタ群32に接続される2個のIC
チップ34a、34bが設けられている。又、前記マト
リックス配線回路33の出力側は後述するようにブロッ
ク単位とされたOPアンプ構成の電流電圧変換回路35
に接続されている。36は外部回路接続用の端子である
Embodiment An embodiment of the present invention will be explained based on FIGS. 1 to 6. First, FIG. 2 shows a schematic external configuration of a photoelectric conversion device according to this embodiment, in which optical sensors 31 are formed in an array on an insulating substrate 30 made of glass or the like. or,
A thin film transistor group 32 corresponds to this optical sensor 31.
A matrix wiring circuit 33 is formed on the output side of this thin film transistor group 32. Two ICs for driving the thin film transistor group 32 and having the same configuration and selectively connected to the thin film transistor group 32 are provided at both longitudinal ends of the insulating substrate 3o.
Chips 34a and 34b are provided. Further, the output side of the matrix wiring circuit 33 is a current-voltage conversion circuit 35 having an OP amplifier configuration in blocks as described later.
It is connected to the. 36 is a terminal for external circuit connection.

そして、回路的には第1図のような等価回路として構成
されている。まず、光センサ−31は所定ピッチとされ
た多数の光電変換部37により形成されている。ここで
、これらの光電変換部37は37++〜37+n+ 3
7ml〜37mn+ 31s+〜37、。、37.、〜
374nで示すようにn個ずつ4つのブロック38.〜
384に分割設定されている。
The circuit is configured as an equivalent circuit as shown in FIG. First, the optical sensor 31 is formed of a large number of photoelectric conversion parts 37 arranged at a predetermined pitch. Here, these photoelectric conversion units 37 are 37++ to 37+n+ 3
7ml~37mn+ 31s+~37. , 37. ,~
374n, four blocks 38. ~
It is set to be divided into 384.

そして、各光電変換部373.〜374nに対して薄膜
トランジスタ群32の各々の薄膜トランジスタ39.1
〜394nが1:1の関係で接続されている。
Then, each photoelectric conversion unit 373. ~374n for each thin film transistor 39.1 of the thin film transistor group 32
~394n are connected in a 1:1 relationship.

これらの薄膜トランジスタ39,1〜394nは前記光
電変換部373.〜374nを個々にスイッチング駆動
する駆動素子として設けられている。又、これらの薄膜
トランジスタ39.1〜39.nのゲート側はマトリッ
クス配線回路33に接続されている。
These thin film transistors 39,1 to 394n are connected to the photoelectric conversion section 373. -374n are provided as drive elements for individually switching and driving. Moreover, these thin film transistors 39.1 to 39. The gate side of n is connected to the matrix wiring circuit 33.

より具体的には、各ブロック38.〜384内の同一ト
δ、の薄膜トランジスタ39が各々同一タイミング信号
Dライン、例えば信号り、ラインには薄膜トランジスタ
39.、.39□、、39.、.394゜が接続され、
信号D2ラインには薄膜トランジスタ39□、39□、
、39.、.394.が接続され、・・・、信号Dnラ
インには薄膜トランジスタ39+n+391Q+  3
9 、n+  39 *nが接続されている。又、この
マトリックス配線回路33の出力側は前記各光電変換部
37□1〜37.nの出力側をブロック毎にまとめた共
通接続線40、〜40.に接続され、これらの共通接続
線40.〜404に対してブロック単位で設けた電流電
圧変換回路35.〜354が各々接続されている。つま
り、この電流電圧変換回路35もブロック38に対応し
た数に分割されたものとされている。これらの電流電圧
変換回路35、〜354からの出力はパラレルシリアル
変換回路41に並列的に入力され、シリアル信号が出力
されるように構成されている。なお、このパラレルシリ
アル変換回路41は、電流電圧変換回路35.〜354
からのアナログ信号をコンパレータによりデジタル変換
した後、上述したようにパラレル・シリアル変換するも
のである。
More specifically, each block 38. The thin film transistors 39 of the same timing signal D line, for example, the signal line D, are connected to the thin film transistors 39. ,.. 39□,,39. ,.. 394° is connected,
The signal D2 line has thin film transistors 39□, 39□,
, 39. ,.. 394. is connected to the signal Dn line, and the thin film transistor 39+n+391Q+3 is connected to the signal Dn line.
9, n+ 39 *n are connected. Further, the output side of this matrix wiring circuit 33 is connected to each of the photoelectric conversion sections 37□1 to 37. Common connection lines 40, -40. and these common connection lines 40. Current-voltage conversion circuits 35. to 404 provided in block units. .about.354 are connected to each other. In other words, this current-voltage conversion circuit 35 is also divided into a number corresponding to the blocks 38. The outputs from these current-voltage conversion circuits 35, -354 are input in parallel to a parallel-serial conversion circuit 41, and a serial signal is output. Note that this parallel-serial conversion circuit 41 is similar to the current-voltage conversion circuit 35. ~354
After converting the analog signal from the converter into a digital signal using a comparator, parallel-to-serial conversion is performed as described above.

つぎに、前記薄膜トランジスタ39の構成を第3図及び
第4図により説明する。まず、第3図は薄膜トランジス
タ39のゲート電極43とソース電極44とドレイン電
極45とのパターン形状を示すもので、第4図に示すよ
うに絶縁性基板30上にゲート電極43をCrにより約
1000人の厚さで形成した後、パターンニングし、ゲ
ート絶縁膜46をSin、により2000人の厚さで形
成し、半導体層47をa−3iにより2000人の厚さ
でプラズマCVD法により連続形成する。
Next, the structure of the thin film transistor 39 will be explained with reference to FIGS. 3 and 4. First, FIG. 3 shows the pattern shape of the gate electrode 43, source electrode 44, and drain electrode 45 of the thin film transistor 39. As shown in FIG. After forming the gate insulating film 46 to a thickness of 2,000 wafers, patterning is performed, and the gate insulating film 46 is formed with a thickness of 2,000 wafers from a-3i using a plasma CVD method. do.

そして、半導体N47上にソース電極44とドレイン電
極45とをN i Crにより形成してなるものである
A source electrode 44 and a drain electrode 45 are formed of NiCr on the semiconductor N47.

そして、前述した光電変換部37は第11図及び第12
図に示したようなプレーナ型のものとして構成されてい
る。即ち、第4図に示すように絶縁性基板30上に共通
電極48と個別電極49とを平面的に対向配置させて形
成し、両電極48゜49上に光導電膜50をa−3iに
より形成してなる。ここで、共通電極48と個別電極4
9との対向側先端の形状は第12図の場合と同様に櫛状
とされている。51は保護膜としてのパッシベーション
膜である。
The photoelectric conversion section 37 described above is shown in FIGS. 11 and 12.
It is constructed as a planar type as shown in the figure. That is, as shown in FIG. 4, a common electrode 48 and individual electrodes 49 are formed on an insulating substrate 30 to face each other in a plane, and a photoconductive film 50 is formed on both electrodes 48° 49 by a-3i. It forms. Here, the common electrode 48 and the individual electrode 4
The shape of the tip on the side opposite to 9 is comb-shaped as in the case of FIG. 51 is a passivation film as a protective film.

又、マトリックス配線回路33は第4図及び第5図に示
すように下部リードパターン52と上部リードパターン
S3とを層間絶縁[54を介して積層してなり、両リー
ドパターン52.53間の接続は必要部分に形成したス
ルーホール55を介して行われる。
Further, as shown in FIGS. 4 and 5, the matrix wiring circuit 33 is formed by laminating a lower lead pattern 52 and an upper lead pattern S3 via interlayer insulation [54], and a connection between both lead patterns 52 and 53. This is done through a through hole 55 formed in a necessary portion.

ここで、この第4図に示すような光電変換装置の製造プ
ロセスを第6図の工程図を参照して説明する。まず、基
板30上に第1Mを成膜し、これをパターン形成する工
程を行う。これはスパッタリング法によりCr層を形成
し、フォトエツチングプロセスによりパターン化を行っ
て、光電変換部37の電$1A48.49と薄膜トラン
ジスタ39のゲート電極43とマトリックス配線回路3
3の下部リードパターン52とを同時に形成するもので
ある。次に、電極48.49上に光導電膜50をプラズ
マCVD法によりa−5iを用いて形成する。そして、
薄膜トランジスタ(TPT)39のゲート絶縁膜46、
半導体層47をプラズマCVD法により各々SiO,,
a−Siを用いて連続形成する。そして、絶縁層として
感光性ポリイミド樹脂を塗布し、パターン形成を行うこ
とにより、光電変換部37のパッシベーション膜35と
マトリックス配線回路33の層間絶縁Ji54とを同時
に形成する。このポリイミド膜の膜厚は2μ程度とする
。これにより、光導電膜50に入射する500〜600
nmの波長の光の透過率が95〜98%程度と大きく、
かつ、水分の透湿性も小さいものとなる。又、層間絶縁
層54として考えた場合にも、絶縁抵抗が高く、かつ、
スルーホール55形成も感光性ポリイミドによれば容易
である。つづいて、薄膜トランジスタ39のソース電極
44、ドレイン電極45及び上部リードパターン53用
の層をN i Cr / A uの蒸着により形成し、
フォトエツチングプロセスによりそのパターンニングを
行う。このような製造プロセスによれば、光電変換部3
7の電極48.49と薄膜トランジスタ39のゲート電
極43とマトリックス配線回路33の下部リードパター
〉・52とが同時に形成されるので、工程を大幅に短縮
することができる。これは、光電変換部37のパッシベ
ーション膜35とマトリックス配線回路33の層間絶縁
N54との形成についても同様であり、同時形成により
工程が簡単化され、コスト低減も図れる。
Here, the manufacturing process of the photoelectric conversion device as shown in FIG. 4 will be explained with reference to the process diagram in FIG. 6. First, a step of forming a first M film on the substrate 30 and patterning it is performed. This is done by forming a Cr layer using a sputtering method and patterning it using a photo-etching process, thereby forming a Cr layer of $1A48.49 for the photoelectric conversion section 37, the gate electrode 43 of the thin film transistor 39, and the matrix wiring circuit 3.
The lower lead pattern 52 of No. 3 is formed at the same time. Next, a photoconductive film 50 is formed on the electrodes 48 and 49 by plasma CVD using a-5i. and,
Gate insulating film 46 of thin film transistor (TPT) 39,
The semiconductor layer 47 is made of SiO, .
Continuously formed using a-Si. Then, by applying a photosensitive polyimide resin as an insulating layer and performing pattern formation, the passivation film 35 of the photoelectric conversion section 37 and the interlayer insulation Ji 54 of the matrix wiring circuit 33 are simultaneously formed. The thickness of this polyimide film is approximately 2 μm. As a result, 500 to 600
The transmittance of light with a wavelength of nm is as high as 95-98%.
Moreover, the moisture permeability is also low. Also, when considered as the interlayer insulating layer 54, the insulation resistance is high and
Through-holes 55 can also be easily formed using photosensitive polyimide. Subsequently, layers for the source electrode 44, drain electrode 45, and upper lead pattern 53 of the thin film transistor 39 are formed by vapor deposition of NiCr/Au.
The patterning is performed by a photo-etching process. According to such a manufacturing process, the photoelectric conversion section 3
Since the electrodes 48, 49 of 7, the gate electrode 43 of the thin film transistor 39, and the lower lead pattern 52 of the matrix wiring circuit 33 are formed at the same time, the process can be significantly shortened. This also applies to the formation of the passivation film 35 of the photoelectric conversion section 37 and the interlayer insulation N54 of the matrix wiring circuit 33, and simultaneous formation simplifies the process and reduces costs.

次に、本実施例における読取り動作について説明する。Next, a reading operation in this embodiment will be explained.

基本的には、第14図及び第15図で示したような直列
駆動方式に代えて、並列駆動方式により読取るものであ
る。まず、即ち、第1図においてタイミング信号D1 
が入力され薄膜トランジスタ39.、.39.、.39
.、.39.、が同時にオンして対応する光電変換部3
7.、.377.・ 37、、、 374.を並列的に
同時にスイッチング駆動する。この時、これらのスイッ
チング駆動された光電変換部37.、.37.、.37
.、.374.の光電流は各々ノ共通接続線40.,4
0.,40.。
Basically, reading is performed using a parallel drive system instead of the serial drive system as shown in FIGS. 14 and 15. First, that is, in FIG. 1, the timing signal D1
is input and the thin film transistor 39. ,.. 39. ,.. 39
.. ,.. 39. , turn on at the same time and the corresponding photoelectric conversion unit 3
7. ,.. 377.・ 37,,, 374. are simultaneously switched and driven in parallel. At this time, these switching-driven photoelectric conversion units 37. ,.. 37. ,.. 37
.. ,.. 374. The photocurrents of each are connected to the common connection line 40. ,4
0. ,40. .

40、を介して各々電流電圧変換回路35、〜354に
入力される。これにより、光電流は電圧信号に増幅変換
されてパラレルシリアル変換回路41にパラレル信号と
して同時に入力され、シリアル信号に変換されてメモリ
等に出力される。つづいて、タイミング信号Da+D3
1 ・・・+Dnが順次入力されて同様に各ブロック3
8内の光電変換部37が1個ずつ並列的に同時にスイッ
チング走査駆動される。つまり、1つのタイミング信号
に基づきブロック数、ここでは4個の光電変換部37か
らの信号が同時に検出される。従って、直列駆動方式に
比べて1/4の読取り時間で済むことになる。
40, to the current-voltage conversion circuits 35, to 354, respectively. Thereby, the photocurrent is amplified and converted into a voltage signal, which is simultaneously input as a parallel signal to the parallel-serial conversion circuit 41, which is converted into a serial signal and output to a memory or the like. Next, the timing signal Da+D3
1...+Dn is input sequentially and similarly each block 3
The photoelectric conversion units 37 in 8 are simultaneously switched and scanned one by one in parallel. That is, signals from a number of blocks, in this case four, photoelectric conversion units 37 are simultaneously detected based on one timing signal. Therefore, the reading time is 1/4 compared to the serial drive method.

より具体的に考えて、従来例で説明した画素密度8画素
/mmでA4サイズ(210mm)を読取る場合、1ラ
インで1680画素(光電変換部)であり、1画素駆動
が6μmとしても、例えば6ブロツクに分割して並列駆
動するとすると、1ラインの読取り時間が(1680/
6)X6メm=1.68m5と高速化されるものである
。従って、芯膜トランジスタ39のスイッチング特性の
悪さの影響を受けることなく、高速読取りできる。ここ
に、このような並列駆動方式を採用しても、光電変換部
37の構造がプレーナ型であり、随時信号電流を検出し
ているので有効である。ちなみに、蓄積型(サンドイッ
チ型)の場合には、読取り速度が光電変換部により検出
されて蓄積され飽和レベルに達するまでの蓄積時間によ
り規制されるので、このような並列駆動方式は適さない
ものとなる。
Considering more specifically, when reading A4 size (210 mm) with the pixel density of 8 pixels/mm as explained in the conventional example, there are 1680 pixels (photoelectric conversion part) in one line, and even if one pixel drive is 6 μm, for example, If it is divided into 6 blocks and driven in parallel, the reading time for one line is (1680/
6) The speed is increased to x6 m = 1.68 m5. Therefore, high-speed reading is possible without being affected by the poor switching characteristics of the core membrane transistor 39. Here, even if such a parallel drive method is adopted, it is effective because the structure of the photoelectric conversion section 37 is a planar type and the signal current is detected at any time. Incidentally, in the case of an accumulation type (sandwich type), the reading speed is regulated by the accumulation time until the photoelectric conversion unit detects and accumulates and reaches the saturation level, so such a parallel drive method is not suitable. Become.

ところで、本実施例では第2図に示したように薄膜トラ
ンジスタ39を駆動する、即ちゲートに対して走査信号
を与えて駆動するためのICチップとして2個のICチ
ップ34a、34bを本装置の両端、即ちM!!縁性縁
板基板30端に設け、その内の一方のICチップ34a
又は34bを選択使用するようにしているものである。
By the way, in this embodiment, as shown in FIG. 2, two IC chips 34a and 34b are installed at both ends of the device as IC chips for driving the thin film transistor 39, that is, for driving the thin film transistor 39 by applying a scanning signal to the gate. , that is, M! ! One of the IC chips 34a is provided at the edge of the edge plate substrate 30.
Or 34b is selectively used.

このように2個のICチップ34a、34bを設け、選
択的な使用を可能としたので、例えば一方のICチップ
34a又は34bに欠陥、動作不良、ボンディング不良
等があっても、他方のICチップ34b又は34aが正
常であればこのICチップ34b又は34aを用いて正
常状態でに使用できるので、歩留まりが向上することに
なる。そして、このように2個のICチップ34a、3
4bを形成するとしても、ICチップは低コストで済む
ものであり、かつ、そのパターン形成も両者同一で同時
形成し得るので不都合を生ずることもない。
Since the two IC chips 34a and 34b are provided in this way and can be used selectively, for example, even if one IC chip 34a or 34b has a defect, malfunction, poor bonding, etc., the other IC chip If the IC chip 34b or 34a is normal, the IC chip 34b or 34a can be used in a normal state, resulting in an improved yield. In this way, the two IC chips 34a, 3
Even if the IC chip 4b is formed, the cost of the IC chip is low, and since the patterns are the same and can be formed at the same time, no inconvenience will occur.

発明の効果 本発明は、上述したように光センサーをプレーナ型とし
、この光センサーの光電変換部をブロック分けするとと
もにこれらの光電変換部を、駆動する薄膜トランジスタ
群に対してマトリックス回路を接続し、タイミング信号
により各ブロック内の薄膜トランジスタを1個ずつ同時
に並列駆動させる構成とし、かつ、各光電変換部の出力
側をブロック単位の共通接続線を介してブロック単位の
電流電圧変換回路に接続したので、薄膜トランジスタの
スイッチング速度が遅くても同時にブロック数分の光電
変換部についての読取りを並行して行えることにより、
高速読取りを行うことができ、この際、光センサーがプ
レーナ型であり随時信号検出を行っており並列駆動によ
る支障がないものである。
Effects of the Invention As described above, the present invention uses a planar type optical sensor, divides the photoelectric conversion parts of this optical sensor into blocks, and connects a matrix circuit to a group of thin film transistors that drive these photoelectric conversion parts, The thin film transistors in each block are simultaneously driven one by one in parallel using a timing signal, and the output side of each photoelectric conversion section is connected to the current-voltage conversion circuit in each block via a common connection line in each block. Even if the switching speed of thin film transistors is slow, reading of photoelectric conversion units for several blocks can be performed in parallel.
High-speed reading can be performed, and at this time, the optical sensor is of a planar type and detects signals at any time, so there is no problem due to parallel driving.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図ないし第6図は本発明の一実施例を示すもので、
第1図は回路図、第2図は外観斜視図、第3図は薄膜ト
ランジスタの電極形状の平面図、第4図は装置全体の溝
造を示す断面図、第5図はマトリックス配線の平面図、
第6図は工程図、第7図は従来例を示す回路図、第8図
は蓄積型光センサーの構造図、第9図はその電極形状を
示す平面図、第10図は回路図、第11図はプレーナ型
光センサーの構造図、第12図はその電極形状を示す平
面図、第13図は回路図、第14図はマトリックス駆動
方式を示す回路図、第15図はその飄 動作を示すタイミングチャートである。 30・・・絶縁性基板、31・・・光センサ−,32・
・・薄膜トランジスタ群、33・・・マトリックス配線
回路、35・・・電流電圧変換回路、37・・・光電変
換部、38・・・ブロック、39・・・薄膜トランジス
タ、40・・・共通接続線、48・・・共通電極、49
・・・個別電極、50・・・光導電膜 :$、3図 Jf35 し
1 to 6 show an embodiment of the present invention,
Fig. 1 is a circuit diagram, Fig. 2 is an external perspective view, Fig. 3 is a plan view of the electrode shape of the thin film transistor, Fig. 4 is a sectional view showing the groove structure of the entire device, and Fig. 5 is a plan view of matrix wiring. ,
Fig. 6 is a process diagram, Fig. 7 is a circuit diagram showing a conventional example, Fig. 8 is a structural diagram of the storage type optical sensor, Fig. 9 is a plan view showing its electrode shape, Fig. 10 is a circuit diagram, and Fig. 10 is a circuit diagram. Fig. 11 is a structural diagram of a planar optical sensor, Fig. 12 is a plan view showing its electrode shape, Fig. 13 is a circuit diagram, Fig. 14 is a circuit diagram showing a matrix drive method, and Fig. 15 shows its vertical operation. FIG. 30... Insulating substrate, 31... Optical sensor, 32...
...Thin film transistor group, 33... Matrix wiring circuit, 35... Current voltage conversion circuit, 37... Photoelectric conversion section, 38... Block, 39... Thin film transistor, 40... Common connection line, 48... common electrode, 49
...Individual electrode, 50...Photoconductive film: $, 3 figure Jf35

Claims (1)

【特許請求の範囲】[Claims]  絶縁性基板上で平面的に対向配置させた共通電極と個
別電極とを設け、これらの電極上に光導電膜を成膜して
前記電極とにより複数画素分の光電変換部を形成したプ
レーナ型の光センサーを設け、前記光電変換部を複数の
ブロックに分割設定し、前記各光電変換部毎にその光電
変換部をスイッチング駆動する薄膜トランジスタを備え
た薄膜トランジスタ群を設け、所定のタイミング信号に
より各ブロック内の前記薄膜トランジスタの1個ずつを
同時に並列駆動するマトリックス配線回路を設け、前記
各光電変換部の出力側を前記ブロック毎の共通接続線に
接続し、各ブロック毎に前記光電変換部の光電流を電圧
信号に増幅変換する電流電圧変換回路を前記共通接続線
に接続して設けたことを特徴とする光電変換装置。
A planar type in which a common electrode and individual electrodes are arranged facing each other in a plane on an insulating substrate, a photoconductive film is formed on these electrodes, and a photoelectric conversion unit for multiple pixels is formed with the electrodes. The photoelectric conversion section is divided into a plurality of blocks, and each photoelectric conversion section is provided with a thin film transistor group including a thin film transistor for switching and driving the photoelectric conversion section. A matrix wiring circuit is provided to simultaneously drive each of the thin film transistors in parallel, and the output side of each photoelectric conversion section is connected to a common connection line for each block, so that the photocurrent of the photoelectric conversion section is controlled for each block. A photoelectric conversion device characterized in that a current-voltage conversion circuit for amplifying and converting the current into a voltage signal is connected to the common connection line.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01179372A (en) * 1987-12-31 1989-07-17 Nec Corp Hybrid integrated photoelectric conversion element array

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