JPS62293624A - Ic package - Google Patents
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- JPS62293624A JPS62293624A JP13602786A JP13602786A JPS62293624A JP S62293624 A JPS62293624 A JP S62293624A JP 13602786 A JP13602786 A JP 13602786A JP 13602786 A JP13602786 A JP 13602786A JP S62293624 A JPS62293624 A JP S62293624A
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Abstract
Description
【発明の詳細な説明】
３、発明の詳細な説明
（発明の技術分野）
本発明は、ＩＣチップを搭載し外部接続端子を備えたＩ
Ｃパッケージに関するものである。[Detailed Description of the Invention] 3. Detailed Description of the Invention (Technical Field of the Invention) The present invention provides an I/O device equipped with an IC chip and equipped with external connection terminals.
This is related to the C package.
（従来技術とその問題点）
第１図は本発明者らが先に出願（特願昭６０−２２０１
１号）した従来のＩＣパッケージの構造図例であり、パ
ッケージ構造の蓋を取り外した時の上面図（ａｌ、側面
図（ｂ）、断面図（Ｃ）を示したものである。斜線の領
域は良導体の金属で構成され、その他の部分は誘電体材
料により構成されている。１〜１８は各信号端子の番号
を示す。本パッケージの特徴は、中央部に設けた凹陥部
を半導体チップ搭載部６０とし、その周囲の股上に半導
体チップ搭載部６０に対し、放射状に信号端子用の配線
１〜１８を施したもので、半導体チップと信号端子用の
配線を電気的に接続するボンディングワイヤ間の距離を
短くすることができ、数多くの信号を取り出せることで
ある。また、パッケージの外部の信号端子部分はバタン
を施した平坦な基板に直接実装できるように配線（図示
では３．１２＞をパンケージ裏面にまわし込み裏面を平
坦にしている。また、半導体チップ搭載部６０に導体充
填の複数のスルーホール６５を施し、パッケージ裏面９
０より接地を取る構成とし、半導体チップ搭載部６０の
接地を強化することによって信号ライン間の半導体チッ
プ搭載部６０を介してのアイソレーション劣化を防止し
ているものである。蓋は、凹陥部の上に施し、この搭載
部６０に搭載される半導体チップの気密封止をする。(Prior art and its problems) Figure 1 shows the patent application filed earlier by the present inventors (Japanese Patent Application No. 60-2201).
This is an example of a structural diagram of a conventional IC package (No. 1), showing a top view (al), a side view (b), and a cross-sectional view (C) when the lid of the package structure is removed.The shaded area is made of metal with good conductivity, and the other parts are made of dielectric material.1 to 18 indicate the numbers of each signal terminal.The feature of this package is that the recessed part in the center is used to mount the semiconductor chip. 60, and wires 1 to 18 for signal terminals are applied radially to the semiconductor chip mounting portion 60 on the rise around it, and between the bonding wires that electrically connect the semiconductor chip and the wires for the signal terminals. The distance between the terminals can be shortened and a large number of signals can be extracted.In addition, the external signal terminals of the package are wired (3.12> in the figure) so that they can be directly mounted on a flat board with a button. The back surface of the package is wrapped around the back surface of the package to make the back surface flat.In addition, a plurality of through holes 65 filled with conductors are provided in the semiconductor chip mounting portion 60, and the back surface of the package 9 is made flat.
0, and by strengthening the grounding of the semiconductor chip mounting section 60, deterioration of isolation between signal lines via the semiconductor chip mounting section 60 is prevented. The lid is placed over the recessed portion and hermetically seals the semiconductor chip mounted on this mounting portion 60.
しかし、本パッケージでは、第２図の７０に示すように
耐放射線等を目的として導電性の蓋を用いた場合上部の
枠状の誘電体部分と蓋７０により共振現象が生じてしま
い、共振周波数の近傍での各信号端子間のアイソレーシ
ョン特性が悪くなるという問題がある。このため、広帯
域増幅回路、高周波同調増幅回路等のアナログ集積回路
や、高速論理集積回路の如き高速動作をする集積回路を
施した半導体チップを搭載し、安定に動作させることが
難しいという問題がある。However, in this package, when a conductive lid is used for the purpose of radiation resistance, as shown at 70 in Figure 2, a resonance phenomenon occurs between the upper frame-shaped dielectric portion and the lid 70, and the resonant frequency There is a problem in that the isolation characteristics between the signal terminals in the vicinity of the signal terminals deteriorate. For this reason, there is a problem in that it is difficult to operate stably when equipped with semiconductor chips equipped with analog integrated circuits such as wideband amplifier circuits and high-frequency tuned amplifier circuits, and integrated circuits that operate at high speed such as high-speed logic integrated circuits. .
第３図は本発明者らが先に出願（特願昭６０−２２０１
１号）した他の従来のＩＣパッケージの構造引回であっ
て、パッケージ構造の蓋を取り外した時の上面図（′ｂ
）、側面図（ａｌ、２つの断面図（Ｃ１，（ｄｌを示し
たものである。斜線の領域は良導体の金属で構成され、
その他の部分は誘電帯材料により構成されている。１〜
４０は各端子の番号を示し、奇数番号が信号端子、偶数
番号が接地端子である。ａ−ａ’の断面図［Ｃ）は信号
端子用配線（５，２５）の位置、ｂ−ｂ’ の断面図（
ｄ）は接地、ｖＩ（１６，３６）（７）位置ノＩｒ面図
である。第１図の従来のパンケージ構造に対し、それぞ
れ隣接する信号端子部分′！ａ（１，３，５，−・・。Figure 3 shows the patent application filed earlier by the inventors (Japanese Patent Application No.
This is a top view ('b
), side view (al), two cross-sectional views (C1, (dl) are shown. The shaded area is made of metal with good conductivity,
The other parts are made of dielectric band material. 1~
40 indicates the number of each terminal, with odd numbers being signal terminals and even numbers being ground terminals. The sectional view [C] along a-a' shows the position of the signal terminal wiring (5, 25), and the sectional view [C] along bb' shows the position of the signal terminal wiring (5, 25).
d) is an Ir plane view of the grounding, vI (16, 36) (7) position. In contrast to the conventional pancage structure shown in FIG. 1, adjacent signal terminal portions'! a(1, 3, 5, -...
３９）間に接地配線（２，４，６，−・、４０）を施し
、さらに信号端子間のアイソレーション劣化の防止を図
ったものである。接地線（２，４，６，−，４０）は、
半導体チップ搭載部６０の表面とこれに相対する裏面と
を相互接続している。本ＩＣパッケージも第１図のＩＣ
パッケージと同様の特徴を有するが、同様に第４図の７
０に示すように導電性の蓋を用いた場合、上部の枠状の
誘電体部分とＭｌｏにより共振現象が生じてしまい、共
振周波数の近傍での各信号端子間のアイソレーション特
性が悪くなるという問題がある。39) are provided with ground wiring (2, 4, 6, . . . , 40) between the signal terminals to further prevent deterioration of isolation between the signal terminals. The ground wire (2, 4, 6, -, 40) is
The front surface of the semiconductor chip mounting section 60 and the opposite back surface are interconnected. This IC package is also the IC shown in Figure 1.
It has the same characteristics as the package, but it also has the same characteristics as 7 in FIG.
When a conductive lid is used as shown in Figure 0, a resonance phenomenon occurs between the upper frame-shaped dielectric part and Mlo, and the isolation characteristics between each signal terminal near the resonant frequency deteriorate. There's a problem.
第５図は、第４図の従来ＩＣパッケージ（半導体チップ
搭載部は４鶴角）において導伝性の蓋７０を施し信号端
子５と２５の間のアイソレーション特性を実測した結果
である。周波数１．３ＧＨｚのところで共振現象が生じ
ており、このときのアイソレーションは、−１０ｄＢ足
らずである。このため、例え、１．３ＧＨｚで１０ｄＢ
以上の利得を持つ増幅回路等の半導体チップを搭載した
場合、発振を生じてしまう問題がある。FIG. 5 shows the results of actually measuring the isolation characteristics between the signal terminals 5 and 25 in the conventional IC package shown in FIG. 4 (the semiconductor chip mounting area is 4-square) with a conductive lid 70. A resonance phenomenon occurs at a frequency of 1.3 GHz, and the isolation at this time is less than -10 dB. For this reason, for example, 10 dB at 1.3 GHz
When a semiconductor chip such as an amplifier circuit having a gain higher than that is mounted, there is a problem in that oscillation occurs.
（発明の目的）
本発明は、従来のＩＣパッケージの各信号端子間の共振
によるアイソレージシン劣化を改善したＩＣパッケージ
を提供するものである。(Object of the Invention) The present invention provides an IC package that improves isolation thinning caused by resonance between signal terminals of a conventional IC package.
（発明の特徴）
本発明は、ＩＣパッケージの各信号端子間のアイソレー
ションを改善するために、導体の蓋をパッケージ裏面の
接地面と短絡している点が先願の従来波ｆ仔とは異なる
。(Features of the Invention) The present invention differs from the prior art in that the conductor cover is short-circuited to the ground plane on the back of the package in order to improve the isolation between each signal terminal of the IC package. different.
（実施例）
第６図は、本発明の実施例であって、パッケージ構造に
導電性の蓋を施した時の上面図（ａｌ、側面図（ｂ）、
２つの断面図（Ｃ１，（ｄ）を示したものである。(Example) Fig. 6 shows an example of the present invention, in which a top view (al), a side view (b),
Two cross-sectional views (C1, (d) are shown).
斜線の領域は良導体の金属で構成され、その他の部分は
Ａ電体材料により構成されている。１〜１８は各信号端
子の番号を示し、２０〜３３は、１１７０とパッケージ
裏面９０を接続する接地線を示す。ａ−ａ’の断面図（
Ｃ）は信号端子用配線位置、ｂ−ｂ’ の断面図は蓋と
パッケージ裏面との短絡部の断面図である。第２図の従
来のＩＣパッケージに対して、導電性の蓋７０とパッケ
ージ裏面の接地面９ｏとをパッケージ外部の接地線２０
〜３３およびパッケージ内部を介する配線２０ａ〜３３
ａにより短絡した構成としている。The shaded area is made of a metal with good conductivity, and the other parts are made of A conductor material. 1 to 18 indicate the numbers of each signal terminal, and 20 to 33 indicate ground lines connecting 1170 and the back surface 90 of the package. Cross-sectional view along a-a' (
C) shows the wiring position for the signal terminal, and the cross-sectional view taken along line bb' is a cross-sectional view of the short circuit between the lid and the back surface of the package. In the conventional IC package shown in FIG. 2, the conductive lid 70 and the ground plane 9o on the rear surface of the package are
~33 and wiring 20a~33 via the inside of the package
The structure is short-circuited by a.
第７図は、本発明の他の実施例であって、第２図の従来
パッケージに対して導体の蓋７０とパンケージ裏面の接
地面９０とを金属導体を充填したスルーホール８０によ
り短絡した構成としている。FIG. 7 shows another embodiment of the present invention, in which the conductor lid 70 and the ground plane 90 on the back of the pan cage are short-circuited by a through hole 80 filled with a metal conductor, compared to the conventional package shown in FIG. It is said that
第８図は、本発明の他の実施例であって、第２図の従来
パッケージに対して導体のＭｌｏとパッケージ裏面の接
地面９０とを金属導体板８５により短絡した構成として
いる。本図面では半導体チップ導体部と裏面の接続も金
属導体板により構成している。FIG. 8 shows another embodiment of the present invention, which is different from the conventional package shown in FIG. 2 in that the conductor Mlo and the ground plane 90 on the back of the package are short-circuited by a metal conductor plate 85. In this drawing, the connection between the semiconductor chip conductor portion and the back surface is also formed by a metal conductor plate.
第９図は本発明の実施例であって、パッケージ構造に導
電性の蓋７０を施した時の上面図ｆａ）、２つの側面図
（Ｃ）、 （ｄ）を示したものである。斜線の領域は良
導体の金属で構成され、その他の部分は誘電体材料によ
り構成されている。１〜４０は各端子の番号を示し、奇
数番号が信号端子、偶数番号が接地端子である。ａ−ａ
’ の断面図（Ｃ１は信号端子用配線（５，２５）の位
置、ｂ−ｂ’ の断面図（ｄ）は接地線（１６，３６）
の位置の断面図である。第４図の従来のＩＣパッケージ
に対して導電性のＭｌｏとパッケージ裏面９０とをパッ
ケージ外部およびパッケージ内部を介する配線９５によ
り短絡した構成としている。FIG. 9 shows an embodiment of the present invention, showing a top view fa) and two side views (C) and (d) when a conductive lid 70 is applied to the package structure. The shaded area is made of a metal with good conductivity, and the other parts are made of a dielectric material. 1 to 40 indicate the numbers of each terminal, with odd numbers being signal terminals and even numbers being ground terminals. a-a
' cross-sectional view (C1 is the position of the signal terminal wiring (5, 25), bb' cross-sectional view (d) is the position of the ground wire (16, 36)
FIG. In contrast to the conventional IC package shown in FIG. 4, the conductive Mlo and the back surface 90 of the package are short-circuited by a wiring 95 extending from the outside of the package to the inside of the package.
第１Ｏ図は本発明の他の実施例であって、第４図の従来
のＩＣパッケージに対して導体の蓋７０とパッケージ裏
面の接地面９０とを金属導体を充填したスルーホール８
０により短絡した構成としている。FIG. 1O shows another embodiment of the present invention, in which a conductor lid 70 and a ground plane 90 on the rear surface of the package are connected to a through hole 8 filled with a metal conductor, in contrast to the conventional IC package shown in FIG.
The structure is short-circuited by 0.
第１１図は本発明の他の実施例であって、第４図の従来
のＩＣパンケージに対して導体の蓋７０とパッケージ裏
面の接地面９０とを金属導体板８５により短絡した構成
としている。本図面では、半導体チップの導体部と裏面
の接続も金属導体板により構成している。FIG. 11 shows another embodiment of the present invention, in which the conductor lid 70 and the ground plane 90 on the rear surface of the package are short-circuited by a metal conductor plate 85 in contrast to the conventional IC package shown in FIG. In this drawing, the connection between the conductor portion of the semiconductor chip and the back surface is also formed by a metal conductor plate.
第１２図は、導体の蓋とパッケージ裏面の接地面を短絡
することによる効果を示す特性図で、第９図の実施例に
おいて、信号端子間５と２５の間のアイソレーション特
性を実測した結果である。蓋７０を接地しない場合の第
４図の従来ＩＣパッケージの特性Ｉに対し、周波数１．
３ＧＨｚでの共振特性が除去されアイソレーションが一
１０ｄＢであったのに対し一５５ｄＢに大きく改善され
良好なアイソレーション特性■が得られている。Figure 12 is a characteristic diagram showing the effect of short-circuiting the conductor cover and the ground plane on the back of the package, and is the result of actually measuring the isolation characteristics between signal terminals 5 and 25 in the example of Figure 9. It is. In contrast to the characteristic I of the conventional IC package shown in FIG. 4 when the lid 70 is not grounded, the frequency 1.
The resonance characteristic at 3 GHz was removed, and the isolation was 110 dB, but it was greatly improved to 155 dB, and a good isolation characteristic (2) was obtained.
（発明の効果）
以上説明したように、本発明によれば、ＩＣパッケージ
の導体の蓋とパッケージ裏面の接地面とを導体配線、導
体充填のスルーホールまたは良導体の金属板を用い短絡
することによりパッケージの信号端子間の共振を防ぎ、
アイソレーションを大きく改善することができ、これま
で実装が困難であった高速動作をする集積回路、例えば
、高利得、広帯域増幅回路、オンオフ比の高いスイッチ
ング回路、高速論理回路等を施した半導体チップを搭載
し、安定に動作させることができるという利点がある。(Effects of the Invention) As explained above, according to the present invention, the conductor lid of the IC package and the ground plane on the back of the package are short-circuited using conductor wiring, a through hole filled with a conductor, or a metal plate of good conductivity. Prevents resonance between package signal terminals,
Integrated circuits that can greatly improve isolation and operate at high speeds that have been difficult to implement in the past, such as semiconductor chips with high gain, wideband amplifier circuits, switching circuits with high on/off ratios, high-speed logic circuits, etc. It has the advantage of being able to operate stably.
第１図乃至第４図は従来パッケージの構造図、第５図は
従来パッケージの信号端子間のアイソレーション特性図
、第６図乃至第１１図は本発明の実施例のパッケージ構
造図、第１２図は本発明実施例のパッケージの蓋とパッ
ケージ裏面の接地面の短絡の効果を示す特性図である。
１〜４０．２ｏａ〜３３ａ・・・信号端子用配線及び接
地端子用配線、 ６０．６０ａ・・・半導体チップ搭載
部、６５’、 ８０・・・導体充填のスルーホール、７
０・・・導体の蓋、 ７５・・・金属導体板、８５・・
・金属導体板、 ９０・・・パッケージ裏面（接地面）
、 ９５・・・接地配線。1 to 4 are structural diagrams of a conventional package, FIG. 5 is an isolation characteristic diagram between signal terminals of a conventional package, FIG. 6 to 11 is a structural diagram of a package according to an embodiment of the present invention, and FIG. The figure is a characteristic diagram showing the effect of a short circuit between the lid of the package and the ground plane on the back surface of the package according to the embodiment of the present invention. 1-40.2oa-33a...Wiring for signal terminal and wiring for ground terminal, 60.60a...Semiconductor chip mounting part, 65', 80...Through hole filled with conductor, 7
0...Conductor lid, 75...Metal conductor plate, 85...
・Metal conductor plate, 90...back of package (ground plane)
, 95...Ground wiring.
Claims (8)
よりなる構造体と、該凹陥部内に搭載された半導体チッ
プ搭載部と、該半導体チップ搭載部内に表面と裏面とを
相互に電気的に短絡しその裏面側で接地するために配置
された導体手段と、前記凹陥部に近接した前記構造体上
に施された複数の信号端子用配線と、前記半導体チップ
搭載部に搭載された半導体チップの表面上に設けられる
端子と前記複数の信号端子用配線間を相互接続するため
に配置される複数のボンディングワイヤと、前記凹陥部
に施された導電体の蓋と、該蓋を前記裏面の接地面に接
続する導体手段を持つＩＣパッケージ(1) A structure made of a dielectric material having at least one recess on the surface, a semiconductor chip mounting part mounted in the recess, and an electrical connection between the front and back surfaces within the semiconductor chip mounting part. conductor means arranged for short-circuiting and grounding on the back side thereof, a plurality of signal terminal wirings provided on the structure near the recessed part, and a semiconductor chip mounted on the semiconductor chip mounting part. a plurality of bonding wires disposed for interconnecting terminals provided on the front surface of the board and the plurality of signal terminal wirings; a conductive lid provided in the recess; IC package with conductor means connected to a ground plane
１つ以上の導体配線がパッケージ外部または内部を介し
て裏面に接続されていることを特徴とする特許請求の範
囲第１項記載のＩＣパッケージ。(2) The IC according to claim 1, wherein at least one or more conductor wiring is connected to the back surface of the package via the outside or inside of the package as a conductor means to the ground plane of the lid. package.
た少なくとも１つ以上のスルーホールが形成されている
ことを特徴とする特許請求の範囲第１項記載のＩＣパッ
ケージ(3) The IC package according to claim 1, wherein at least one through hole filled with a metal conductor is formed as a ground conductor means of the lid.
形成されていることを特徴とする特許請求の範囲第１項
記載のＩＣパッケージ(4) The IC package according to claim 1, wherein a metal conductor plate is formed as the conductor means on the ground plane of the lid.
よりなる構造体と、該凹陥部内に搭載された半導体チッ
プ搭載部と、該半導体チップ搭載部内に表面と裏面とを
相互に電気的に短絡しその裏面側で接地するために配置
された導体手段と、前記凹陥部に近接した前記構造体上
に施された複数の信号端子用配線と、該複数の信号端子
用配線の各隣接配線相互間に位置し前記半導体チップ搭
載部の表面から前記構造体表面を経て前記半導体チップ
搭載部の裏面に至る接地導体を形成するための複数の接
地用端子配線と、前記半導体チップ搭載部に搭載された
半導体チップ搭載部に搭載された半導体チップの表面上
に設けられる端子と、前記複数の信号端子用配線間を相
互接続するために配置される複数のボンディングワイヤ
と、前記凹陥部に施された導電体の蓋と、該蓋を前記裏
面の接地面に接続する導体手段を持つＩＣパッケージ(5) A structure made of a dielectric material having at least one recessed portion on its surface, a semiconductor chip mounting portion mounted within the recessed portion, and an electrical connection between the front surface and the back surface within the semiconductor chip mounting portion. conductor means disposed for short-circuiting and grounding on the back side thereof, a plurality of signal terminal wirings provided on the structure near the recessed portion, and each adjacent wiring of the plurality of signal terminal wirings. a plurality of grounding terminal wires located between each other to form a grounding conductor extending from the surface of the semiconductor chip mounting section to the back surface of the semiconductor chip mounting section via the surface of the structure; A plurality of bonding wires arranged in order to interconnect terminals provided on the surface of the semiconductor chip mounted on the semiconductor chip mounting part and the plurality of signal terminal wirings, and a plurality of bonding wires arranged in the recessed part. an IC package having a conductive lid and a conductor means for connecting the lid to a ground plane on the rear surface;
１つ以上の導体配線がパッケージ外部または内部を介し
て裏面に接続されていることを特徴とする特許請求の範
囲第５項記載のＩＣパッケージ(6) The IC according to claim 5, wherein at least one conductor wiring is connected to the back surface of the package via the outside or inside of the package as a conductor means to the ground plane of the lid. package
た少なくとも１つ以上のスルーホールが形成されている
ことを特徴とする特許請求の範囲第５項記載のＩＣパッ
ケージ(7) The IC package according to claim 5, wherein at least one through hole filled with a metal conductor is formed as a ground conductor means of the lid.
が形成されていることを特徴とする特許請求の範囲第５
項記載のＩＣパッケージ(8) Claim 5, characterized in that a metal conductor plate is formed as a conductor means to the ground plane of the lid.
IC package described in section
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13602786A JPS62293624A (en) | 1986-06-13 | 1986-06-13 | Ic package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13602786A JPS62293624A (en) | 1986-06-13 | 1986-06-13 | Ic package |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62293624A true JPS62293624A (en) | 1987-12-21 |
Family
ID=15165471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13602786A Pending JPS62293624A (en) | 1986-06-13 | 1986-06-13 | Ic package |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62293624A (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5595343A (en) * | 1979-01-11 | 1980-07-19 | Nec Corp | Container for semiconductor |
| JPS5954247A (en) * | 1982-09-21 | 1984-03-29 | Nec Corp | Electronic component parts |
-
1986
- 1986-06-13 JP JP13602786A patent/JPS62293624A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5595343A (en) * | 1979-01-11 | 1980-07-19 | Nec Corp | Container for semiconductor |
| JPS5954247A (en) * | 1982-09-21 | 1984-03-29 | Nec Corp | Electronic component parts |
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