JPS6228607B2 - - Google Patents

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JPS6228607B2
JPS6228607B2 JP11580480A JP11580480A JPS6228607B2 JP S6228607 B2 JPS6228607 B2 JP S6228607B2 JP 11580480 A JP11580480 A JP 11580480A JP 11580480 A JP11580480 A JP 11580480A JP S6228607 B2 JPS6228607 B2 JP S6228607B2
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JP
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circuit
fet
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drain
voltage
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JP11580480A
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Japanese (ja)
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JPS5741012A (en
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Masao Takeda
Kyoji Shinohara
Kyoshi Minematsu
Yoshio Takekoshi
Shinichi Tsuchida
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Fujitsu Ltd
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Fujitsu Ltd
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03GCONTROL OF AMPLIFICATION
    • H03G1/00Details of arrangements for controlling amplification
    • H03G1/0005Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
    • H03G1/0035Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
    • H03G1/007Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using FET type devices

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  • Control Of Amplification And Gain Control (AREA)

Description

【発明の詳細な説明】 本発明は電界効果トランジスタを用いた可変利
得回路に関し、例えば電話回線網も搬送端局装置
における自動利得制御(以下AGCと称する)回
路に使用される電界効果トランジスタを用いた可
変利得回路に関する。
DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a variable gain circuit using field effect transistors. Regarding variable gain circuits.

一般に、上記搬送端局装置の受信出力端等にお
いては、伝送路の伝送損失の温度変動等による受
信信号レベルの変動を自動的に補償するAGC回
路が設けられている。このAGC回路は、制御電
圧または制御電流の大きさに応じてインピーダン
ス値が変化する可変インピーダンス素子を例えば
増幅器の帰還抵抗に用いることによつて利得の調
整を行なつている。
Generally, an AGC circuit is provided at the receiving output terminal of the carrier terminal device, etc., to automatically compensate for fluctuations in the received signal level due to temperature fluctuations in the transmission loss of the transmission line. This AGC circuit adjusts the gain by using a variable impedance element whose impedance value changes depending on the magnitude of a control voltage or control current, for example, as a feedback resistor of an amplifier.

かかる可変インピーダンス素子の1つとして電
界効果トランジスタ(以後FETと称する)を使
用することができる。第1図は、FETを可変イ
ンピーダンス素子として用いる場合の回路例を示
す。同図において、可変インピーダンスとして利
用されるインピーダンスはFET F0のドレインD
とソースS間のインピーダンスRDSである。この
インピーダンス値RDSは基準電位点(第1図にお
いてはアース)に接続されたソースSとゲートG
との間の電圧VGS(第1図においては外部直流電
源電圧E)によつて次式で与えられる。
A field effect transistor (hereinafter referred to as FET) can be used as one such variable impedance element. FIG. 1 shows an example of a circuit in which an FET is used as a variable impedance element. In the same figure, the impedance used as variable impedance is the drain D of FET F 0
and the impedance R DS between source S. This impedance value R DS is the source S and gate G connected to the reference potential point (ground in Figure 1).
The voltage V GS (external DC power supply voltage E in FIG. 1) between the two is given by the following equation.

DS=1/K(1/VGS−V−VDS/2)……
(1) ここで、KはFET固有の定数であり、VPはピ
ンチオフ電圧であつてこれもFET固有の値であ
る。また、(1)式のVDSはドレイン−ソース間の直
流電圧値であるが、通常は微小交流信号Vdsが印
加される。そこで、ドレイン−ソース間のインピ
ーダンスとして微小交流インピーダンスRdsを考
え(1)式と同様にして次式が得られる。
R DS =1/K (1/V GS -V P -V DS /2)...
(1) Here, K is a constant specific to the FET, and V P is the pinch-off voltage, which is also a value specific to the FET. Further, although V DS in equation (1) is a DC voltage value between the drain and source, normally a minute AC signal V DS is applied. Therefore, considering the minute alternating current impedance R ds as the impedance between the drain and the source, the following equation can be obtained in the same way as equation (1).

ds=1/K(1/VGS−V−Vds/2)……
(2) (2)式は、ゲート−ソース間電圧VGSを変化させ
るとドレイン−ソース間のインピーダンスが変化
することを表わしている。したがつて、このドレ
イン−ソース間インピーダンスを例えば増幅器の
帰還抵抗として用いることによつて該増幅器の利
得を電圧制御することができる。
R ds = 1/K (1/V GS -V P -V ds /2)...
(2) Equation (2) indicates that when the gate-source voltage V GS changes, the drain-source impedance changes. Therefore, by using this drain-source impedance, for example, as a feedback resistance of the amplifier, the gain of the amplifier can be voltage-controlled.

ところで、第1図のドレイン端子に微小流信号
gを印加したときFETのドレイン−ソース間に
流れる電流Idsは次式で与えられる。
By the way, when the minute current signal e g is applied to the drain terminal of FIG. 1, the current I ds flowing between the drain and source of the FET is given by the following equation.

ds=e/Rds=Keg(VGS−VP−e/2)=K
(VGS −VP)eg−Ke〓/2 ……(3) (3)式の右辺第2項のKe /2は該電流Idsが印
加される交流信号に対して本質的に2次歪を発生
することを表わしている。したがつて、例えば電
話信号を周波数領域で多重化するFDM
(Frequency Division Multiplex)方式搬送端局
装置のように、伝送品質を良好に保つ必要から2
次歪による雑音を厳しく制限する装置のAGC回
路にFETを使用する場合は、上述の2次歪を改
善する必要があつた。
I ds = e g /R ds = Ke g (V GS −V P −e g /2) = K
(V GS −V P )e g −Ke〓/2 ...(3) The second term on the right side of equation (3), Ke 2 g /2, is essential for the AC signal to which the current I ds is applied. This indicates that second-order distortion is generated. Thus, for example, FDM, which multiplexes telephone signals in the frequency domain.
(Frequency Division Multiplex) type carrier terminal equipment, it is necessary to maintain good transmission quality.
When FETs are used in the AGC circuit of a device that strictly limits noise due to second-order distortion, it is necessary to improve the second-order distortion described above.

従来、FETを可変インピーダンス素子として
使用した可変利得回路の歪を低減した回路として
該FETのドレイン−ソース間に加わる交流電圧
の1/2の交流電圧を該FETのゲートに供給するも
のが提案されている(特公昭55−2769号参照)。
Conventionally, as a circuit for reducing distortion in a variable gain circuit using an FET as a variable impedance element, a circuit has been proposed that supplies the gate of the FET with an AC voltage that is half of the AC voltage applied between the drain and source of the FET. (See Special Publication No. 55-2769).

しかしながら、前記従来形においては、ドレイ
ン−ソース間に加わる交流電圧の1/2の交流電圧
を作成するためにかなり複雑な回路を用いるとと
もに、FETのソースおよびドレイン電極が接続
されたチヤンネルと基体(サブスレート)との間
の寄生容量の影響により充分に歪を抑圧すること
ができないという不都合があつた。
However, in the conventional type, a fairly complicated circuit is used to create an AC voltage that is half the AC voltage applied between the drain and source, and the channel and substrate (to which the source and drain electrodes of the FET are connected) are used. There was a problem in that distortion could not be sufficiently suppressed due to the influence of parasitic capacitance between the substrate and the substrate.

本発明の目的は、前述の従来形における問題点
にかんがみ、FETを用いた可変利得回路におい
て、差動増幅回路に接続された可変インピーダン
ス素子としてのFETのゲートに充分低インピー
ダンスの制御回路出力を接続するとともに該
FETの基体をコンデンサを用いて交流的にアー
スするという構想にもとづき、きわめて簡単な回
路でFETの2次歪を充分に低減することにあ
る。
In view of the above-mentioned problems with the conventional type, an object of the present invention is to provide a control circuit output with sufficiently low impedance to the gate of the FET, which is a variable impedance element connected to a differential amplifier circuit, in a variable gain circuit using FETs. Connect and connect
Based on the idea of grounding the base of the FET using a capacitor in an alternating current manner, the aim is to sufficiently reduce the second-order distortion of the FET with an extremely simple circuit.

本発明は、差動対回路で構成される増幅回路
と、該増幅回路の直流的には同電位でかつ交流的
には互に逆位相で同振幅の交流信号が加わる2点
間にそれぞれソースおよびドレインが接続された
電界効果トランジスタとを有し、該電界効果トラ
ンジスタのゲートに交流的に充分低インピーダン
スの制御回路出力を接続するとともに、該電界効
果トランジスタのサブスレートをコンデンサを用
いて交流的にアースしたことを特徴とする。
The present invention provides an amplifier circuit composed of a differential pair circuit, and a source between two points of the amplifier circuit to which AC signals having the same potential in DC and the same amplitude and opposite phases in AC are applied. and a field effect transistor to which the drain is connected, and a control circuit output having a sufficiently low impedance in terms of AC is connected to the gate of the field effect transistor, and the substrate of the field effect transistor is connected to the AC by using a capacitor. It is characterized by being grounded to.

以下図面を用いて本発明の実施例を説明する。
第2図は、本発明に係る可変利得回路を公知の変
調回路に適用したものである。トランジスタQ1
およびT2は差動増幅回路における差動対回路を
構成し、これらのトランジスタQ1,Q2のベース
間即ち端子1−2間には例えば音声信号のような
入力信号eiが印加される。これらのトランジス
タQ1,Q2のエミツタ間にはFET F1のソースお
よびドレインが接続されており、差動増幅回路の
利得は該FET F1のドレイン−ソース間インピー
ダンスRdsによつて決定される。トランジスタQ3
およびQ4は、差動増幅回路の利得が該FET F1
ドレイン−ソース間インピーダンスRdsによつて
決定されるべく設けられた定電流回路を構成し、
これらのトランジスタQ3,Q4のベースには抵抗
R1,R2およびダイオードD1からなるバイアス回
路が接続されている。トランジスタQ3,Q4のエ
ミツタと負電圧電源−Vccとの間に接続された抵
抗R3,R4は該定電流回路に流れる電流を決定す
る抵抗である。トランジスタQ5ないしはQ8は端
子1−2間に印加される搬送波ecの半波ごとに
スイツチングを行なうものであり、抵抗R6およ
びトランスT1とともに変調回路を構成する。ま
た、上述において、FET F1のドレインDおよび
ソースSは、直流的に同電位であつて交流的に逆
位相かつ同振幅の信号が加わる点としてのトラン
ジスタQ1およびQ2のエミツタに接続されてい
る。FET F1のゲートG即ち制御電圧端子7には
充分低い交流出力インピーダンスを有する制御電
圧源(図示せず)が接続されている。また、該
FET F1の基体SUBは抵抗R5を介して定電圧電源
V0に接続されるとともに、容量C1を介して基準
電位点例えばアースに接続されている。
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 2 shows a variable gain circuit according to the present invention applied to a known modulation circuit. Transistor Q 1
and T 2 constitute a differential pair circuit in a differential amplifier circuit, and an input signal e i such as an audio signal is applied between the bases of these transistors Q 1 and Q 2 , that is, between terminals 1 and 2. . The source and drain of FET F1 are connected between the emitters of these transistors Q1 and Q2 , and the gain of the differential amplifier circuit is determined by the drain-source impedance Rds of FET F1 . Ru. transistor Q 3
and Q 4 constitute a constant current circuit provided so that the gain of the differential amplifier circuit is determined by the drain-source impedance R ds of the FET F 1 ,
A resistor is connected to the base of these transistors Q 3 and Q 4 .
A bias circuit consisting of R 1 , R 2 and diode D 1 is connected. Resistors R 3 and R 4 connected between the emitters of transistors Q 3 and Q 4 and the negative voltage power supply -Vcc are resistors that determine the current flowing through the constant current circuit. Transistors Q 5 or Q 8 perform switching every half wave of carrier wave e c applied between terminals 1 and 2, and together with resistor R 6 and transformer T 1 constitute a modulation circuit. In addition, in the above, the drain D and source S of FET F 1 are connected to the emitters of transistors Q 1 and Q 2 , which are the points where signals having the same potential in DC and opposite phase and the same amplitude in AC are applied. ing. A control voltage source (not shown) having a sufficiently low AC output impedance is connected to the gate G of FET F1 , that is, the control voltage terminal 7. Also, applicable
The base SUB of FET F 1 is connected to the constant voltage power supply via resistor R 5 .
It is connected to V 0 and also to a reference potential point, for example, ground, via a capacitor C 1 .

第2図の実施例においては端子1−2間に入力
された入力信号eiが端子3−4間に印加された
搬送波ecによつて振幅変調され、端子5−6間
から出力されるが、このような変調回路の動作は
よく知られているのでその詳細な説明は省略す
る。但し、第2図の変調回路はFET F1により可
変利得回路を有しており、制御電圧端子7に印加
される制御電圧VSによつて変調出力電圧の大き
さを変化させることができる点に特徴がある。
In the embodiment shown in FIG. 2, the input signal e i input between terminals 1 and 2 is amplitude-modulated by the carrier wave e c applied between terminals 3 and 4, and output from between terminals 5 and 6. However, since the operation of such a modulation circuit is well known, detailed explanation thereof will be omitted. However, the modulation circuit shown in FIG. 2 has a variable gain circuit using FET F1 , and the magnitude of the modulated output voltage can be changed by the control voltage V S applied to the control voltage terminal 7. There are characteristics.

次に、第2図の変調回路において、端子1−2
間に印加される入力信号eiがトランジスタQ1
よびQ2のベース・エミツタ接合を介してFET F1
のドレインDおよびソースSに伝達され、該ドレ
インDに+ei/2、該ソースSに−ei/2なる
交流信号が伝達されるものとするとドレイン−ソ
ース間電圧Vdsは次式で表わされる。
Next, in the modulation circuit of Fig. 2, terminals 1-2
The input signal e i applied between FET F1
Assuming that an AC signal of +e i /2 is transmitted to the drain D and -e i /2 to the source S, the drain-source voltage V ds is expressed by the following equation. It can be done.

ds=e/2−(−e/2)=ei ……(4) また、FET F1のゲートには前述のように駆動
インピーダンスが交流的に充分低い制御電圧源か
ら制御電圧VSが印加されているから、FET F1
のゲート−ソース間電圧VGSは次式で与えられ
る。
V ds = e i /2-(-e i /2) = e i ...(4) Also, as mentioned above, a control voltage is applied to the gate of FET F 1 from a control voltage source whose drive impedance is sufficiently low in AC terms. Since V S is applied, FET F 1
The gate-source voltage V GS of is given by the following equation.

GS=VS+e/2 ……(5) したがつてFET F1のドレイン−ソース間を流
れる交流電流信号Idsは(3)式に(5)式を代入するこ
とによつて次式で与えられる。
V GS = V S + e i /2 ...(5) Therefore, the alternating current signal I ds flowing between the drain and source of FET F 1 is calculated as follows by substituting equation (5) into equation (3). It is given by Eq.

ds=Kei(VS+e/2−VP−e/2)=Kei(V
S −VP) ……(6) (6)式においては2次歪の項が消去されているか
ら、上述のような構成によつてFETを用いた可
変利得回路の2次歪を消去することができる。
I ds = Ke i (V S +e i /2−V P −e i /2) = Ke i (V
S −V P ) ...(6) Since the second-order distortion term is eliminated in equation (6), the above-mentioned configuration eliminates the second-order distortion of the variable gain circuit using FETs. be able to.

ところが、FETは第3図に示されるように、
例えばP形半導体基体SUBの上にN形半導体か
らなるチヤンネルCHが形成され、該チヤンネル
CH上にドレイン電極D、ソース電極SおよびP
形半導体等からなるゲート電極Gが形成される構
造をとる。このようにFETは通常基体SUBを有
しており、該基体はソースまたはドレイン電位に
等しくされるか、あるいはより低い電位点に抵抗
を介して接続される。第2図において基体SUB
は抵抗R5を介して一定電位V0の電源に接続され
ている。しかし、実際にはチヤンネルCHと基体
SUBとの間には寄生容量が存在するため、基体
SUBに交流信号が誘起され、この信号電圧の影
響で(6)式に示されるように完全には2次歪を抑圧
ることができない。第2図の実施例において
FET F1の基体SUBとアース間に接続されたコン
デンサC1は、基体を交流的に基準電位点に接続
することによつて誘起電圧による2次歪の悪化を
防ぐ作用をする。
However, as shown in Figure 3, FET
For example, a channel CH made of an N-type semiconductor is formed on a P-type semiconductor substrate SUB, and the channel
Drain electrode D, source electrode S and P on CH
The structure is such that a gate electrode G made of a semiconductor or the like is formed. FETs thus typically have a substrate SUB that is equal to the source or drain potential or is connected via a resistor to a lower potential point. In Figure 2, the base SUB
is connected to a power supply at a constant potential V 0 via a resistor R 5 . However, in reality, the channel CH and the substrate
Since there is a parasitic capacitance between SUB and SUB,
An alternating current signal is induced in the SUB, and due to the influence of this signal voltage, the second-order distortion cannot be completely suppressed as shown in equation (6). In the embodiment of FIG.
The capacitor C 1 connected between the base body SUB of the FET F 1 and the ground serves to prevent deterioration of secondary distortion due to induced voltage by connecting the base body to a reference potential point in an alternating current manner.

なお、上述においてはFETを用た可変インピ
ーダンス素子を変調回路の利得を変化するために
使用した場合を説明したが、本発明の可変利得回
路は上述の例に限定されず、通常の差動増幅器等
にも適用できることは明らかである。また、上述
の実施例においては、FETを用いた可変インピ
ーダンス素子を差動対回路を構成するトランジス
タのエミツタ間に接続したが、これは該トランジ
スタのコレクタ間等に接続することも可能であ
る。また、上述の制御電圧源は、例えば、その出
力部を演算増幅器によつて構成するか、あるいは
その出力部をコンデンサを用いて交流的にアース
することによつて、低出力インピーダンズにする
ことができる。
In addition, although the case where the variable impedance element using FET was used to change the gain of the modulation circuit was explained above, the variable gain circuit of the present invention is not limited to the above example, and can be used as a normal differential amplifier. It is clear that the method can also be applied to Further, in the above embodiment, a variable impedance element using an FET is connected between the emitters of the transistors forming the differential pair circuit, but it can also be connected between the collectors of the transistors. Furthermore, the above-mentioned control voltage source can be made to have low output impedance by, for example, configuring its output section with an operational amplifier, or by grounding its output section AC-wise using a capacitor. I can do it.

このように、本発明によれば、特に付追部品を
多く使用することなくきわめて簡単な回路で
FETの2次歪を充分に低減することができる。
As described above, according to the present invention, an extremely simple circuit can be realized without using many additional parts.
The second-order distortion of the FET can be sufficiently reduced.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は、FETを可変インピーダンス素子と
して使用する場合の接続例を示す電気回路図、第
2図は、本発明の1実施例に係るFETを用いた
可変利得回路を示す電気回路図、そして第3図
は、第2図の回路に用いられるFETの1例を示
す断面図である。 F0……電界効果トランジスタ、D……ドレイ
ン、S……ソース、G……ゲート、E……直流電
源、SUB……基体、Q1,Q2,Q3,Q4,Q5,Q6
Q7,Q8……トランジスタ、R1,R2,R3,R4
R5,R6……抵抗、D1……ダイオード、C1……コ
ンデンサ、T1……トランス、F1……FET、1,
2……入力信号端子、3,4……搬送波入力端
子、5,6……変調出力端子、7……制御電圧端
子、8……定電圧電源端子。
FIG. 1 is an electric circuit diagram showing a connection example when FET is used as a variable impedance element, FIG. 2 is an electric circuit diagram showing a variable gain circuit using FET according to an embodiment of the present invention, and FIG. 3 is a sectional view showing an example of an FET used in the circuit of FIG. 2. F 0 ... Field effect transistor, D ... Drain, S ... Source, G ... Gate, E ... DC power supply, SUB ... Base, Q 1 , Q 2 , Q 3 , Q 4 , Q 5 , Q 6 ,
Q 7 , Q 8 ...transistor, R 1 , R 2 , R 3 , R 4 ,
R 5 , R 6 ...Resistor, D 1 ...Diode, C 1 ...Capacitor, T 1 ...Transformer, F 1 ...FET, 1,
2... Input signal terminal, 3, 4... Carrier wave input terminal, 5, 6... Modulation output terminal, 7... Control voltage terminal, 8... Constant voltage power supply terminal.

Claims (1)

【特許請求の範囲】[Claims] 1 差動対回路で構成される増幅回路と、該増幅
回路の直流的には同電位でかつ交流的には互に逆
位相で同振幅の交流信号が加わる2点間にそれぞ
れソースおよびドレインが接続された電界効果ト
ランジスタとを有し、該電界効果トランジスタの
ゲートに交流的に充分低インピーダンスの制御回
路出力を接続するとともに、該電界効果トランジ
スタのサブストレートをコンデンサを用いて交流
的にアースしたことを特徴とする電界効果トラン
ジスタを用いた可変利得回路。
1 An amplifier circuit composed of a differential pair circuit, and a source and a drain connected between two points of the amplifier circuit, to which AC signals of the same potential in direct current, opposite phases and the same amplitude in alternating current are applied. A control circuit output having a sufficiently low impedance in terms of alternating current is connected to the gate of the field effect transistor, and the substrate of the field effect transistor is grounded in terms of alternating current using a capacitor. A variable gain circuit using field effect transistors characterized by the following.
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