JPS62281355A - Semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
３、発明の詳細な説明
［産業上の利用分野］
この発明は半導体装置、特に半導体装置の内部配線とし
て用いられる純アルミニウムまたはアルミニウム合金配
線材料の改良に関する。Detailed Description of the Invention 3. Detailed Description of the Invention [Field of Industrial Application] This invention relates to semiconductor devices, particularly to improvements in pure aluminum or aluminum alloy wiring materials used as internal wiring of semiconductor devices.
［従来の技術］
従来、半導体装置の配線として最も広く用いられている
材料として、シリコンを１．０〜２．０ｗｔ．％（重置
％）程度含むアルミニウムーシリコン合金（以下、ＡＣ
−Ｓ＋金合金称す）があった。[Prior Art] Conventionally, silicon has been used as the most widely used material for wiring of semiconductor devices at a concentration of 1.0 to 2.0 wt. Aluminum-silicon alloy (hereinafter referred to as AC
-S+gold alloy).
第３図は従来のＡｍ−８部合金を配線材料として用いた
半導体装置の概略断面構造を示す図である。第３図にお
いて、半導体装置は、シリコンを構成元素とする半導体
基板１と、半導体基板１表面の予め定められた領域に形
成されて活性領域となる不純物拡散１！２と、半導体基
板１表面の保護および安定化等を目的としてＰＳＧｊｌ
ｌ（リン・ドープシリコンガラス膜）等からなる下地絶
縁膜３と、下地絶縁膜３上の予め定められた領域に形成
され、コンタクト孔４を介して不純物拡散［１２と電気
的に接続されるＡｌ１−８１合金からなる配線（以下、
ＡＤ、−８ｉ配線と記す）５と、Ａ込−８ｉｉＥＩＩ５
および下地絶縁膜３上に表面保護等を目的として形成さ
れる最終保護ｌＩ６とから構成される。最終像ｆｆ１１
６の予め定められた領域には開ロアが設けられ、Ａ Ｑ
、−８ｌ配ＩＩ５と外部とを電気的に接続するためのポ
ンディングパッド領域が形成される。FIG. 3 is a diagram showing a schematic cross-sectional structure of a semiconductor device using a conventional Am-8 part alloy as a wiring material. In FIG. 3, the semiconductor device includes a semiconductor substrate 1 containing silicon as a constituent element, impurity diffusion 1!2 formed in a predetermined region on the surface of the semiconductor substrate 1 to become an active region, and PSGjl for the purpose of protection and stabilization, etc.
A base insulating film 3 made of a phosphorus-doped silicon glass film or the like is formed in a predetermined region on the base insulating film 3, and is electrically connected to the impurity diffused [12] through a contact hole 4. Wiring made of Al1-81 alloy (hereinafter referred to as
AD, -8i wiring) 5 and A including -8iiEII5
and a final protection lI6 formed on the base insulating film 3 for the purpose of surface protection or the like. Final image ff11
An open lower is provided in the predetermined area of 6, and A Q
, -8l A bonding pad region for electrically connecting the wiring II5 and the outside is formed.
第４八図ないし第４Ｄ図は第３図に示されるＡ誌−８部
合金配線を用いた従来の半導体装置における配線の形成
工程の主要工程断面図であるａ以下、第４八図ないし第
４Ｄ図を参照して従来の配線の形成方法について説明す
る。Figures 48 to 4D are cross-sectional views of the main steps in the wiring formation process in a conventional semiconductor device using the A-section 8 alloy wiring shown in Figure 3. A conventional wiring formation method will be described with reference to a 4D diagram.
第４Ａ図において、半導体基板１の表面の予め定められ
た領域に、写真製版技術およびイオン注入法等を用いて
活性領域となる不純物拡散１１２が形成される。次に半
導体基板１表面の保護、安定化等を目的としてＰＳＧＭ
等からなる下地Ｉ８縁膜３をＣＶＤ法を用いて露出した
全面に堆積した後、不純物拡散層２との電気的接続を形
成するために、写真製版およびエツチング技術を用いて
、不純物拡散１ｉ１２上にコンタクト孔４が形成される
。In FIG. 4A, impurity diffusion 112, which will become an active region, is formed in a predetermined region of the surface of semiconductor substrate 1 using photolithography, ion implantation, or the like. Next, PSGM was applied for the purpose of protecting and stabilizing the surface of the semiconductor substrate 1.
After depositing the base I8 edge film 3 consisting of the following on the exposed entire surface using the CVD method, photolithography and etching techniques are used to form an electrical connection with the impurity diffusion layer 2. A contact hole 4 is formed therein.
第４Ｂ図において、スパッタ法、真空蒸着法等を用いて
露出した全面にＡＦＬ−８部合金膜を堆積した後、写真
製版およびエツチング技術を用いて所望の形状のＡａ−
Ｓ＋配線５を形成する。In FIG. 4B, after depositing an AFL-8 alloy film on the exposed entire surface using sputtering, vacuum evaporation, etc., a desired shape of Aa-8 is formed using photolithography and etching techniques.
S+ wiring 5 is formed.
第４Ｃ図において、不純物拡散層２とへ見−３ｉ１！ｉ
ｌ！１１５との間の良好なオーミーツタ接触を実現する
ために、窒素または水素雰囲気中で４００〜５ｏＯ℃、
数１Ｃ分間の熱処理を加え、コンタクト孔４部における
ＡｆＬ−Ｓ＋配線と半導体基板との界面で共晶反応を生
じさせる。In FIG. 4C, the impurity diffusion layer 2 and the bottom -3i1! i
l! 115 in a nitrogen or hydrogen atmosphere to achieve a good ohmic contact between the
Heat treatment for several 1C minutes is applied to cause a eutectic reaction at the interface between the AfL-S+ wiring and the semiconductor substrate in the contact hole 4 portion.
第４Ｄ図において、ＣＶＤ法を用いて、シリコン酸化膜
、ＰＳＧ膜、シリコン窒化膜等の絶縁膜を最終像ｆｆ１
ｌ１６として露出した全面に堆積する。In FIG. 4D, an insulating film such as a silicon oxide film, a PSG film, a silicon nitride film, etc. is formed into a final image ff1 using the CVD method.
It is deposited on the entire exposed surface as l16.
次に、Ａ史−８ｉ配線５を外部に電気的に接続するため
に、最終像Ｆ［６の予め定められた領域に、写ＩＸ製版
およびエツチング技術を用いて開ロアが設けられ、ポン
ディングパッド部が形成される。Next, in order to electrically connect the A history-8i wiring 5 to the outside, an open lower is provided in a predetermined area of the final image F[6 using the photo IX plate making and etching technology, and a bonding A pad portion is formed.
［発明が解決しようとする問題点］
第５図は従来の、アルミニウム単体を配線材料として用
いた半導体装置のコンタクト孔部における断面構造を概
略的に示す図である。アルミニウム単体（以下、Ｉ［１
ＡｆＬと称す）を配線材料として用いる場合、配線と不
純物拡散層との間に有効なオーミック接触を実現するた
めに行なわれる４００〜５００℃の熱処理時において、
第５図に示されるように、コンタクト孔４部分において
、不純物拡散層２のシリコンと純ＡＡ配線１０のアルミ
ニウムとが局部的に反応することにより、アロイ・ピッ
ト１１が発生するという現象が生じる。このアロイ・ピ
ット１１の発生は、不純物拡散層２が十分深く形成され
ている場合には問題とはならなかったが、半導体装置が
高集積化されて素子パターンが微細化されるに伴なって
不純物拡散層２の深さが０．５μｍ以下と浅くなるにつ
れ、このアロイ・ピット１１により不純物拡散層２が貫
通され、いわゆる不純物拡散層２の突き抜は領域１２が
形成され、配ｍｉｏと半導体基板１とが短絡するという
問題が発生した。[Problems to be Solved by the Invention] FIG. 5 is a diagram schematically showing a cross-sectional structure of a contact hole portion of a conventional semiconductor device using simple aluminum as a wiring material. Aluminum alone (hereinafter referred to as I[1
When using AfL as a wiring material, during heat treatment at 400 to 500°C to realize effective ohmic contact between the wiring and the impurity diffusion layer,
As shown in FIG. 5, in the contact hole 4 portion, silicon of the impurity diffusion layer 2 and aluminum of the pure AA wiring 10 locally react, resulting in the formation of alloy pits 11. The occurrence of alloy pits 11 did not pose a problem if the impurity diffusion layer 2 was formed deep enough, but as semiconductor devices become more highly integrated and element patterns become finer, As the depth of the impurity diffusion layer 2 becomes shallower to 0.5 μm or less, the impurity diffusion layer 2 is penetrated by the alloy pit 11, and the so-called penetration of the impurity diffusion layer 2 forms a region 12, which connects the MIO and the semiconductor. A problem occurred in that the substrate 1 was short-circuited.
このシリコンとアルミニウムの反応は、４００〜５００
℃の熱処理時において、不純物拡散層２中のシリコンが
純Ａｍ配線１０中に溶は込み、相互拡散でアルミニウム
が不純物拡散層のシリコン中に侵入するというメカニズ
ムで発生している。This reaction between silicon and aluminum is 400 to 500
During the heat treatment at .degree. C., the silicon in the impurity diffusion layer 2 melts into the pure Am wiring 10, and aluminum penetrates into the silicon in the impurity diffusion layer through mutual diffusion.
この７０イ・ピット１１の発生防止策として、予め熱処
理温度付近におけるアルミニウム中のシリコン固溶度（
固溶限）以上にシリコンを添加したＡｍ−３１合金配線
が従来広く用いられている。As a measure to prevent the occurrence of these 70-i pits 11, the silicon solid solubility in aluminum near the heat treatment temperature (
Am-31 alloy wiring to which silicon is added in an amount exceeding the solid solubility limit has been widely used in the past.
シリコンのアルミニウムに対する固溶度は、４００℃で
０．２５Ｗｔ、％、４５０℃で０．５ｗｔ、％、５００
℃でｏ、ｓｗｔ、％であるので、実用されているＡｌ１
−８１合金中のシリコン含有量は、これらの固溶度より
若干多い１．０〜２．○ｗｔ、％程度が主流である。The solid solubility of silicon in aluminum is 0.25 Wt,% at 400℃, 0.5wt,% at 450℃, 500
o, swt,% in °C, Al1 in practical use
The silicon content in the -81 alloy is slightly higher than these solid solubility levels, ranging from 1.0 to 2. ○wt, % is the mainstream.
しかし、半導体装置の高集積化が進み素子サイズがさら
に微細化され、サブ・ミクロン領域に入るにつα、従来
のＡｍ−８ｉ！ｉｅ線では２つの大きな問題が発生して
きた。すなわち、第４Ｃ図に示すように、Ａｎ−８ｉ配
線形成後に行なわれる４００〜５００゛Ｃの熱処理工程
において、コンタクト孔４部におけるアロイ・ビットの
発生は防止することができるものの、他の２つの不良モ
ードが発生する。However, as the integration of semiconductor devices progresses and the element size becomes further miniaturized, entering the sub-micron region, α, the conventional Am-8i! Two major problems have arisen with the IE line. That is, as shown in FIG. 4C, in the heat treatment step of 400 to 500°C performed after forming the An-8i wiring, although the generation of alloy bits in the 4 parts of the contact hole can be prevented, the occurrence of alloy bits in the other two A failure mode occurs.
１つの不良モードは、ＡＮ−８１配線５中に過剰に含ま
れるシリコンが基板シリコンを種結晶とする固相エピタ
キシャル成長によりコンタクト孔４部に析出してしまう
という現象である。この析出シリコン８は、真性半導体
に近く、その比抵抗値が非常に高いので、サブ・ミクロ
ン・レベルのコンタクト孔部の一部あるいは全部にシリ
コンが析出するとコンタクト抵抗が非常に高くなり、電
気的不良が引き起こされる。One failure mode is a phenomenon in which excessive silicon contained in the AN-81 wiring 5 is deposited in the contact hole 4 due to solid phase epitaxial growth using the substrate silicon as a seed crystal. This precipitated silicon 8 is close to an intrinsic semiconductor and has a very high specific resistance value, so if silicon is precipitated in part or all of the sub-micron level contact hole, the contact resistance will become very high and the electrical Defects are caused.
他の不良モードは、Ａ之−３ｉ配線５に過剰に含まれる
シリコンが、サブ・ミクロン・レベルの配線中に析出し
、シリコン・ノジュールつと呼ばれる塊を形成する現象
である。このシリコン・ノジュール９も真性半導体に近
く、その比抵抗値が非常に高い。また、その大きさも１
μｍ程度にまで成長してしまうため、実効的に配線断面
積を局部的に小さくさせるので、その部分にＦ３１ブる
電流密度が著しく増加し、エレクトロ・マイグレーショ
ンによる断線等の不良が発生しやすいという問題点があ
った。Another failure mode is a phenomenon in which excessive silicon contained in the A-3i wiring 5 precipitates in the sub-micron level wiring, forming lumps called silicon nodules. This silicon nodule 9 is also close to an intrinsic semiconductor and has a very high specific resistance value. Also, its size is 1
Since the wires grow to a size of approximately 100 μm, the cross-sectional area of the wires is effectively reduced locally, and the current density flowing through the F31 increases significantly in those areas, making it more likely to cause defects such as wire breakage due to electromigration. There was a problem.
それゆえ、この発明の目的は上述のような問題点を除去
し、アルミニウム合金配線中に含まれるシリコンのコン
タクト孔部への析出やシリコン・ノジュールの発生を防
止し、それにより安定で信頼性の高い半導体装置を提供
することである。Therefore, an object of the present invention is to eliminate the above-mentioned problems, prevent the precipitation of silicon contained in aluminum alloy wiring into contact holes and the generation of silicon nodules, and thereby provide stable and reliable wiring. The objective is to provide a high quality semiconductor device.
［問題点を解決するための手段］
この発明にかかる半導体装置の配線材料は、配線材料中
のシリコン含有量を、熱処理温度時におけるアルミニウ
ムに対するシリコンの固溶限以下に低減するとともに、
周期律表で半導体基板構成元素と隣接する族の元素を少
なくとも１種類微量添加したものである。[Means for Solving the Problems] The wiring material for a semiconductor device according to the present invention reduces the silicon content in the wiring material to below the solid solubility limit of silicon in aluminum at the heat treatment temperature, and
A trace amount of at least one element in a group adjacent to the elements constituting the semiconductor substrate in the periodic table is added.
［作用コ
この発明における半導体装置の配線材料は、従来のアル
ミニウム合金配線に比ベシリコン含有量が少なくされて
いるので、熱処理時におけるシリコン・ノジュールの発
生やコンタクト孔部への同相エピタキシセル成長による
シリコン析出は抑！（ｊされる。また、シリコン含有量
が少なくされるものの、シリコンと物理的・化学的性質
の類似する。[Operations] The wiring material for the semiconductor device in this invention has a lower silicon content than conventional aluminum alloy wiring, so silicon nodules are generated during heat treatment and silicon is removed by in-phase epitaxy cell growth in contact holes. Precipitation is suppressed! In addition, although the silicon content is reduced, it has similar physical and chemical properties to silicon.
周期律表でシリコンと隣接する族の元素のうら少なくと
も１種類が添加されているため、不純物拡散層中のシリ
コンがアルミニウム合金中に固溶することができず、ア
ロイ・ビットの発生を防止することができる。Because at least one element in the group adjacent to silicon in the periodic table is added, the silicon in the impurity diffusion layer cannot form a solid solution in the aluminum alloy, preventing the formation of alloy bits. be able to.
〔発明の実施例］
第１図はこの発明の一実施例である半導体装置の概略断
面構造を示す図である。第１図において、この発明によ
る半導体装置は、シリコンからなる半導体基板１と、半
導体基板１表面の予め定められた領域に形成される不純
物拡散層２と、半導体基板１上に形成される下地絶縁１
１１３上の予め定められた領域に形成され、不純物拡散
層２と電気的に接続されるＡｆＬ−８ｔ−８ｔ１合金か
らなる配線２１と、配線２１および下地絶縁ｍ３上に形
成される最終保護膜６とから構成される。最終保護膜６
の予め定められた領域には開ロアが設けられ、配Ｊ！２
１を外部と電気的に接続するためのポンディングパッド
領域が形成される。[Embodiment of the Invention] FIG. 1 is a diagram showing a schematic cross-sectional structure of a semiconductor device which is an embodiment of the invention. In FIG. 1, a semiconductor device according to the present invention includes a semiconductor substrate 1 made of silicon, an impurity diffusion layer 2 formed in a predetermined region on the surface of the semiconductor substrate 1, and a base insulating layer 2 formed on the semiconductor substrate 1. 1
A wiring 21 made of AfL-8t-8t1 alloy is formed in a predetermined region on the wiring 113 and electrically connected to the impurity diffusion layer 2, and a final protective film 6 is formed on the wiring 21 and the base insulation m3. It consists of Final protective film 6
An opening lower is provided in a predetermined area of the J! 2
A bonding pad area for electrically connecting 1 to the outside is formed.
上述の構成において、Ａｌ１−８１−８ｂ合金配置２１
中のシリコン含有量は、４００〜５００℃の熱処理にお
けるコンタクト孔部における固相エピタキシャル成長に
よるシリコン析出や、配線中のシリコン・ノジュールの
発生を防止するために、この温度領域におけるアルミニ
ウムｌ＼のシリコン固溶度よりも小さい値、すなわちＱ
〜○、ＳＷｔ。In the above configuration, the Al1-81-8b alloy arrangement 21
In order to prevent silicon precipitation due to solid-phase epitaxial growth in contact holes during heat treatment at 400 to 500°C and the generation of silicon nodules in wiring, the silicon content of aluminum \\ in this temperature range is determined. A value smaller than the solubility, i.e. Q
~○, SWt.
％に抑制される。ただ、シリコン含有量を低減しただけ
では、オーミック接触を良好にするための４、 ＯＯ〜
５００’Ｃの熱処理を行なった場合、不純物拡ＷＩＩｉ
１２のシリコンが配線中へ固溶し、その結果上述の７０
イ・ビットが発生してしまう。そこで、配線中への不純
物拡散層２からのシリコンの固溶を抑制するために、シ
リコンと物理的・化学的性質が類似する、すなわち周期
律表においてシリコンと隣接する族の元素であるアンチ
モンＳｂを微量添加する。アロイ・ビットの発生を防止
するためのアンチモン添加量は、合金配線中のシリコン
含有量にもよるが、０．２〜２．○ｗｔ、％程度添加す
れば効果が得られる。すなわち、合金配線のシリコン含
有ｌとアンチモン含有量との和が好ましくは１．０〜２
．Ｑｗｔ、％となるようにされる。ここで、アンチモン
ｓｂをあまり多く添加すると、配線抵抗が増大したり、
シリコンが析出するなどの新たな問題点が発生すること
が考えられる。また、アンチモンはシリコンとは物理的
に類似する元素であるが、シリコンとは異なる元素であ
るため、コンタクト孔４部における基板シリコンを種結
晶とする固相エピタキシャル成長によるシリコン析出は
発生せず、この点においても有効な元素である。また、
微量添加されたアンチモンはその析出の度合がシリコン
と比較して無視できる程度であり、また可動イオンとな
ることもないので素子特性に何ら悪影響を及ぼすことは
ない。%. However, simply reducing the silicon content is not enough to improve ohmic contact.
When heat treatment is performed at 500'C, impurity expansion WIIi
12 silicon is dissolved into the wiring, resulting in the above-mentioned 70
A bit occurs. Therefore, in order to suppress the solid solution of silicon from the impurity diffusion layer 2 into the wiring, antimony Sb, which is an element with similar physical and chemical properties to silicon, that is, an element in the group adjacent to silicon in the periodic table, is used. Add a small amount of. The amount of antimony added to prevent the occurrence of alloy bits is 0.2 to 2.0, depending on the silicon content in the alloy wiring. The effect can be obtained by adding about ○wt%. That is, the sum of the silicon content 1 and the antimony content of the alloy wiring is preferably 1.0 to 2.
．． Qwt,%. Here, if too much antimony sb is added, the wiring resistance will increase,
New problems such as silicon precipitation may occur. In addition, although antimony is an element that is physically similar to silicon, it is a different element from silicon, so silicon precipitation does not occur in the four contact holes by solid phase epitaxial growth using the substrate silicon as a seed crystal. It is also an effective element in terms of points. Also,
The degree of precipitation of antimony added in a small amount is negligible compared to silicon, and since it does not become a mobile ion, it does not have any adverse effect on the device characteristics.
第２八図ないし第２Ｄ図はこの発明の一実施例である配
線材料を用いた半導体装置の配線形成方法の主要工程断
面図である。以下、第２八図ないし第２Ｄ図を参照して
この発明の一実施例である配線の形成方法について説明
する。FIGS. 28 to 2D are cross-sectional views of main steps in a method for forming wiring in a semiconductor device using a wiring material according to an embodiment of the present invention. Hereinafter, a method for forming wiring according to an embodiment of the present invention will be described with reference to FIGS. 28 to 2D.
第２Ａ図において、従来と同様にして、シリコンからな
る半導体基板１表面の予め定められた領域に、写真製版
技術、イオン注入法等を用いて不純物拡散層２が形成さ
れる。次に半導体基板１表面の保護、安定化等を目的と
してＰＳＧ［Ｉ等からなる下地絶縁１３がＣＶＤ法を用
いて全面に堆積される。次に、不純物拡散層２と電気的
接続を形成するために、写真製版およびエツチング技術
を用いて、下地絶縁［１３の予め定められた領域にコン
タクト孔４が形成される。In FIG. 2A, an impurity diffusion layer 2 is formed in a predetermined region on the surface of a semiconductor substrate 1 made of silicon using photolithography, ion implantation, etc. in the same manner as in the prior art. Next, for the purpose of protecting and stabilizing the surface of the semiconductor substrate 1, a base insulating layer 13 made of PSG[I or the like is deposited over the entire surface using the CVD method. Next, in order to form an electrical connection with the impurity diffusion layer 2, a contact hole 4 is formed in a predetermined region of the base insulation [13] using photolithography and etching techniques.
第２Ｂ図において、スパッタ法、真空蒸着法等を用いて
Ａｌ−３ｉ−３部合金膜を露出した全面に堆積する。こ
のとき合金膜のシリコン含有量は０〜Ｑ、８ｗｔ、％で
あり、ｓｂ含有ｌは、シリコン含有量に応じて０．２〜
２．Ｑｗｔ、％程度である。次に、写真製版およびエツ
チング技術を用いて、ＡｆＬ−８１−８部合金模を所望
の形状にバターニングし、ＡｆＬ−８ｉ−８ｂ配線２１
を形成する。In FIG. 2B, an Al-3i-3 part alloy film is deposited on the exposed entire surface using a sputtering method, a vacuum evaporation method, or the like. At this time, the silicon content of the alloy film is 0~Q, 8wt%, and the sb content l is 0.2~Q depending on the silicon content.
2. Qwt is about %. Next, using photolithography and etching techniques, the AfL-81-8 part alloy pattern is patterned into a desired shape, and the AfL-8i-8b wiring 21
form.
第３Ｃ図において、配ｔａ２１と不純物拡散層２との間
の良好なオーミック接触を実現するために、窒素または
水素雰囲気中で４００〜５００℃の数１０分間の熱処理
を行ない、コンタクト孔４領域における配Ｉ！２１と半
導体基板との界面で共晶反応を生じさせる。このとき、
配ｌ１ｉ２１中のシリコン含有量は、この温度領域にお
ける固溶度以下の量に低減されており、かつシリコンと
物理的・化学的に性質の類似するアンチモンが微量添加
されているため、コンタクト孔４部におけるシリコンの
同相エピタキシャル成長によるシリコン析出や、配置１
１２１中のシリコン・ノジュールは発生しない。In FIG. 3C, in order to realize good ohmic contact between the contact hole 21 and the impurity diffusion layer 2, heat treatment is performed at 400 to 500°C for several tens of minutes in a nitrogen or hydrogen atmosphere, and Delivery I! A eutectic reaction is caused at the interface between 21 and the semiconductor substrate. At this time,
The silicon content in the contact hole 4 is reduced to below the solid solubility in this temperature range, and a trace amount of antimony, which has similar physical and chemical properties to silicon, is added. Silicon deposition by in-phase epitaxial growth of silicon in the area and arrangement 1
Silicon nodules in 121 are not generated.
第２Ｄ図において、シリコン酸化膜、ＰＳＧ膜、シリコ
ン窒化膜等からなる絶縁膜を最終保護膜６としてＣＶＤ
法を用いて露出した全面に堆積した後、外部と電気的接
続をとるためのポンディングパッド領域を形成するため
に、写真製版およびエツチング技術を用いて最終保護膜
６の予め定められた領域に開ロアを形成する。In FIG. 2D, an insulating film made of silicon oxide film, PSG film, silicon nitride film, etc. is used as the final protective film 6 by CVD.
After depositing on the exposed entire surface using a photolithography and etching technique, predetermined areas of the final protective film 6 are deposited using photolithography and etching techniques to form bonding pad areas for external electrical connection. Forms an open lower.
以上の工程において、第２Ｃ図における熱処理工程にお
いてコンタクト孔部へのシリコン析出や配線中へのシリ
コン・ノジュールは共に発生することがなく、安定で信
頼度の高い配線を実現することができる。In the above steps, neither silicon precipitation in the contact hole nor silicon nodules in the wiring occurs in the heat treatment step shown in FIG. 2C, and stable and highly reliable wiring can be realized.
なお、上記実施例においては、合金配線２１に添加され
る元素としてアンチモンｓｂを用いた場合について説明
したが、他の元素、ホウ素、ガリウム、インジウム、タ
リウム、リン、砒素、ビスマスを用いても、上記実施例
と同様の効果を得ることができる。この場合も、これら
の元素を合金配線のシリコン含有量に応じて０．２〜２
．０ｗｔ、％添加すれば同様の効果を得ることができる
。In addition, in the above embodiment, the case where antimony sb was used as the element added to the alloy wiring 21 was explained, but even if other elements such as boron, gallium, indium, thallium, phosphorus, arsenic, and bismuth are used, Effects similar to those of the above embodiment can be obtained. In this case as well, these elements are added in amounts of 0.2 to 2 depending on the silicon content of the alloy wiring.
．． A similar effect can be obtained by adding 0wt%.
なお、また上記実施例においては、ＡＱ、−８１合金に
、シリコンと隣接する族の元素を１種類添加した３元系
合金を用いた場合について示したが、隣接する族の元素
を複＠個添加し、多元系合金としてもよい。この場合、
シリコンを除く添加元素の総量が０．２〜２．□ｗｔ、
％であれば同様の効果を得ることができる。In addition, in the above example, a case was shown in which a ternary alloy was used in which silicon and one type of element from the adjacent group were added to the AQ, -81 alloy, but multiple elements from the adjacent group were added. It may be added to form a multi-component alloy. in this case,
The total amount of added elements excluding silicon is 0.2 to 2. □wt,
%, similar effects can be obtained.
さらに配線材料として、シリコンを添加せずに、純アル
ミニウムに■族またはＶ族の元素を１種類添加した２元
系合金、純アルミニウムに■族およびＶ族の元素を複数
種類添加した多元系合金を配線材料として用いて、も同
様の効果を得ることができる。Furthermore, as wiring materials, binary alloys are made by adding one type of Group ■ or Group V elements to pure aluminum, and multi-element alloys are made by adding multiple types of Group ■ and Group V elements to pure aluminum, without adding silicon. A similar effect can be obtained by using as the wiring material.
し発明の効果〕
以上のように、この発明によれば、純ＡｍまたはＡＱ、
−８１合金中に、シリコンと隣接する族の元素を少なく
とも１種類添加し、かつシリコン含有量を低減したので
、アルミニウム合金配線形成後の熱処理工程におけるコ
ンタクト孔部のアロイ・ビット、シリコン析出および配
線中にあけるシリコン・ノジュールの発生を防止するこ
とができ、不純物弘散層の突き抜けによる配線と基板と
の短絡、コンタクト抵抗の増大、エレクトロ・マイグレ
ーション耐性の低下を防止することができ、安定で信頼
度の高いアルミニウム合金配線を備えた半導体装置を実
現することができる。Effects of the invention] As described above, according to the invention, pure Am or AQ,
By adding at least one element in the group adjacent to silicon to the -81 alloy and reducing the silicon content, alloy bits in contact holes, silicon precipitation, and wiring can be reduced in the heat treatment process after forming aluminum alloy wiring. It is possible to prevent the formation of silicon nodules that open inside, and it is possible to prevent short circuits between the wiring and the substrate due to penetration of the impurity diffusion layer, an increase in contact resistance, and a decrease in electromigration resistance, making it stable and reliable. A semiconductor device including aluminum alloy wiring with high quality can be realized.
第１図はこの発明の一実施例である半導体装置の概略構
成を示す断面図である。第２Ａ図〜第２Ｄ図はこの発明
の一実施例である半導体装置の配線形成工程を示す工程
断面図である。第３図は従来の半導体装置の概略断面構
造を示す図である。
第４Ａ図〜第４Ｄ図は従来のＡｍ−８ｉ配線を用いた半
導体装置における配線形成方法を示す工程断面図である
。第５図は従来の純Ａｍ配線を用いた半導体装置の概略
断面構造を示し、従来の配線の問題点を説明するための
図である。
図において、１はシリコン半導体基板、２は不純物拡散
層、４はコンタクト孔、２１はＡ ｍ−８ｉ−８ｂ合金
配線である。
なお、図中、同一符号は同一または相当部分を示す。FIG. 1 is a sectional view showing the schematic structure of a semiconductor device according to an embodiment of the present invention. FIGS. 2A to 2D are process cross-sectional views showing the wiring forming process of a semiconductor device according to an embodiment of the present invention. FIG. 3 is a diagram showing a schematic cross-sectional structure of a conventional semiconductor device. FIGS. 4A to 4D are process cross-sectional views showing a method for forming wiring in a semiconductor device using conventional Am-8i wiring. FIG. 5 shows a schematic cross-sectional structure of a semiconductor device using conventional pure Am wiring, and is a diagram for explaining problems with conventional wiring. In the figure, 1 is a silicon semiconductor substrate, 2 is an impurity diffusion layer, 4 is a contact hole, and 21 is an A m-8i-8b alloy wiring. In addition, in the figures, the same reference numerals indicate the same or corresponding parts.
Claims (5)
基板と、 前記半導体基板表面の予め定められた領域に形成される
不純物拡散領域と、 アルミニムを主要成分とするアルミニウム合金膜からな
り、前記不純物拡散領域と電気信号を授受するために前
記半導体基板上に形成される配線層とを備え、 前記アルミニウム合金膜配線層は、 前記半導体基板構成元素と周期律表において隣接する族
の元素を少なくとも１種類含有することを特徴とする、
半導体装置。(1) consisting of a semiconductor substrate having a predetermined element as its constituent element, an impurity diffusion region formed in a predetermined region on the surface of the semiconductor substrate, and an aluminum alloy film having aluminum as a main component; The aluminum alloy film wiring layer includes an impurity diffusion region and a wiring layer formed on the semiconductor substrate for transmitting and receiving electric signals, and the aluminum alloy film wiring layer contains at least an element in a group adjacent to the semiconductor substrate constituent element in the periodic table. characterized by containing one type,
Semiconductor equipment.
請求の範囲第１項記載の半導体装置。(2) The semiconductor device according to claim 1, wherein the semiconductor substrate constituent element is silicon.
ウ素、ガリウム、インジウム、タリウム、リン、砒素、
アンチモンおよびビスマスからなるグループのうちの少
なくとも１種類である、特許請求の範囲第１項または第
２項記載の半導体装置。(3) The elements added to the aluminum alloy film include boron, gallium, indium, thallium, phosphorus, arsenic,
The semiconductor device according to claim 1 or 2, wherein the semiconductor device is at least one member of the group consisting of antimony and bismuth.
有する、特許請求の範囲第１項ないし第３項のいずれか
に記載の半導体装置。(4) The semiconductor device according to any one of claims 1 to 3, wherein the aluminum alloy film further contains silicon.
ｘは０≦ｘ≦０．８ｗｔ．％、前記隣接族元素の添加総
量ｙは０．２≦ｙ≦２．０ｗｔ．％であり、かつｘ＋ｙ
≦２．０ｗｔ．％を満足する、特許請求の範囲第１項な
いし第４項のいずれかに記載の半導体装置。(5) The silicon content x of the aluminum alloy film wiring layer is 0≦x≦0.8wt. %, and the total amount y of the adjacent group elements added is 0.2≦y≦2.0wt. %, and x+y
≦2.0wt. %. The semiconductor device according to any one of claims 1 to 4, which satisfies %.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126758A JPH0817176B2 (en) | 1986-05-29 | 1986-05-29 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61126758A JPH0817176B2 (en) | 1986-05-29 | 1986-05-29 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62281355A true JPS62281355A (en) | 1987-12-07 |
| JPH0817176B2 JPH0817176B2 (en) | 1996-02-21 |
Family
ID=14943191
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61126758A Expired - Lifetime JPH0817176B2 (en) | 1986-05-29 | 1986-05-29 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0817176B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5481137A (en) * | 1988-09-27 | 1996-01-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with improved immunity to contact and conductor defects |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619098A (en) * | 1979-07-26 | 1981-02-23 | Nippon Musical Instruments Mfg | Automatic playing unit |
| JPS60206045A (en) * | 1984-03-30 | 1985-10-17 | Hitachi Ltd | Wiring |
-
1986
- 1986-05-29 JP JP61126758A patent/JPH0817176B2/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5619098A (en) * | 1979-07-26 | 1981-02-23 | Nippon Musical Instruments Mfg | Automatic playing unit |
| JPS60206045A (en) * | 1984-03-30 | 1985-10-17 | Hitachi Ltd | Wiring |
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|---|---|---|---|---|
| US5481137A (en) * | 1988-09-27 | 1996-01-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with improved immunity to contact and conductor defects |
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| Publication number | Publication date |
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| JPH0817176B2 (en) | 1996-02-21 |
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