JPS622718A - 三値出力回路 - Google Patents
三値出力回路Info
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- JPS622718A JPS622718A JP60141713A JP14171385A JPS622718A JP S622718 A JPS622718 A JP S622718A JP 60141713 A JP60141713 A JP 60141713A JP 14171385 A JP14171385 A JP 14171385A JP S622718 A JPS622718 A JP S622718A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は三値出力画路ｉｃ関し、特Ｖｒ−ＣＭＯ８欄造
の子導体装＠に、おいて、高レベル（以下−）１″ノ、
低レベル（以下”Ｌ−）および高イ／ビーダンス状態金
出力する三値出力回路１ｃｒＪＡする。
の子導体装＠に、おいて、高レベル（以下−）１″ノ、
低レベル（以下”Ｌ−）および高イ／ビーダンス状態金
出力する三値出力回路１ｃｒＪＡする。
第２図（ａ）は従来の三値出力回路の−ｆ１．ｌ ’に
示す回路図、１町図（ｂ） 、 （Ｃ）に同図（ａ）の
論理回路のそれぞれ第１．第２の具体ｆＩｌを示す回路
図でろる。
示す回路図、１町図（ｂ） 、 （Ｃ）に同図（ａ）の
論理回路のそれぞれ第１．第２の具体ｆＩｌを示す回路
図でろる。
従来、この種の三値出力回路としては、第２囚（ａ）に
示すよシな回路が用いられてき几。論理回路２５Ｆ′ｓ
、複数（１本）の入力の論理合成をする。論理回路２５
としては、第２図（ｂ）お工ひ（ｃ）ＩＣ示すエフな否
定積回路（以下ＮＡＮｉ））２６および否足利回路（以
下ＮＯル）２７等の回路が入る。また入力が１本の場合
、論理回路２５にはインバータが用いられるが、これ？
省略することもある。論理回路２５の出刃は節点２０２
で分岐され、２人力のＮＡＮＤ （以下２ＮＡＮＤ）２
３および２人力のＮ０Ｒ（以下２ＮＯルン２４に入力さ
れる。２ＮＡＮＤ２３の他方の入力は制御信号ＨＩであ
り、２ＮＯ凡２４の他方の入力は制御信号ＨＩである。
示すよシな回路が用いられてき几。論理回路２５Ｆ′ｓ
、複数（１本）の入力の論理合成をする。論理回路２５
としては、第２図（ｂ）お工ひ（ｃ）ＩＣ示すエフな否
定積回路（以下ＮＡＮｉ））２６および否足利回路（以
下ＮＯル）２７等の回路が入る。また入力が１本の場合
、論理回路２５にはインバータが用いられるが、これ？
省略することもある。論理回路２５の出刃は節点２０２
で分岐され、２人力のＮＡＮＤ （以下２ＮＡＮＤ）２
３および２人力のＮ０Ｒ（以下２ＮＯルン２４に入力さ
れる。２ＮＡＮＤ２３の他方の入力は制御信号ＨＩであ
り、２ＮＯ凡２４の他方の入力は制御信号ＨＩである。
２ＮＡＮＤ２３の出力は、電源ＶＤＤと節点２０１に接
続され几ＰチャンネルＭＯ８トランジスタ（以下Ｔｐ）
２１のゲートに、ま九２ＮＯＲ２４の出力は、節点２０
１と接地電位ｖｏＶｃ茎続され九Ｎチャンネルム（ＯＳ
トランジスタ（以下Ｔ、）２２のゲートにそれぞれ接続
される。Ｔｐ２１およびＴｎ２２は出力部を形放し、節
点２０１は出力端子となる。
続され几ＰチャンネルＭＯ８トランジスタ（以下Ｔｐ）
２１のゲートに、ま九２ＮＯＲ２４の出力は、節点２０
１と接地電位ｖｏＶｃ茎続され九Ｎチャンネルム（ＯＳ
トランジスタ（以下Ｔ、）２２のゲートにそれぞれ接続
される。Ｔｐ２１およびＴｎ２２は出力部を形放し、節
点２０１は出力端子となる。
次に、第２図（ａ）の回路の動作を説明する。制御信号
ＨＩが″Ｌ′″の場合、２ＮＯ凡２４は節点２０２のレ
ベルの反転レベル全出力し、またこのとき制御信号ＨＩ
が“Ｈ″であるｔめ、２ＮＡＮＤ２３は同じく節点２０
２の反転レベルを出刃する。従って、Ｔ、２１およびＴ
ｎ２２ｔ’！Ｉ’ｆｆｌ相の入力となる。この状態で節
点２０２が″Ｌ”ならば、２ＮＡＮＬ） ２３および２
ＮＯＲ２４の出力は“Ｈ″であり、Ｔｐ２１が非導通、
Ｔｎ２２が導通となって出力端子２０１は“Ｌ＃となる
。節点２０２が″Ｈ”ｆｉらば、２ＮＡべＤ２３および
２ＮＯＲ２４の出力はＬ”であジ、Ｔｐ２１が導通、Ｔ
ｎ２２が非導通となって出力端子２０１は”Ｈ″となる
。制御信号ＨＩが“Ｈ″の場合は、ハ弘２４は節点２０
２と関わりなく“Ｌ″を出方し、ま之制御信号Ｈ１扛゛
Ｌ″であるため、２ＮＡＮＤ２３は節点２０２と関わり
なく“Ｈ″全出方する。この結果、Ｔ、２１およびＴｎ
２２は共に非導通となり、出力端子２０１は高インビー
ダ／ス状態となる。
ＨＩが″Ｌ′″の場合、２ＮＯ凡２４は節点２０２のレ
ベルの反転レベル全出力し、またこのとき制御信号ＨＩ
が“Ｈ″であるｔめ、２ＮＡＮＤ２３は同じく節点２０
２の反転レベルを出刃する。従って、Ｔ、２１およびＴ
ｎ２２ｔ’！Ｉ’ｆｆｌ相の入力となる。この状態で節
点２０２が″Ｌ”ならば、２ＮＡＮＬ） ２３および２
ＮＯＲ２４の出力は“Ｈ″であり、Ｔｐ２１が非導通、
Ｔｎ２２が導通となって出力端子２０１は“Ｌ＃となる
。節点２０２が″Ｈ”ｆｉらば、２ＮＡべＤ２３および
２ＮＯＲ２４の出力はＬ”であジ、Ｔｐ２１が導通、Ｔ
ｎ２２が非導通となって出力端子２０１は”Ｈ″となる
。制御信号ＨＩが“Ｈ″の場合は、ハ弘２４は節点２０
２と関わりなく“Ｌ″を出方し、ま之制御信号Ｈ１扛゛
Ｌ″であるため、２ＮＡＮＤ２３は節点２０２と関わり
なく“Ｈ″全出方する。この結果、Ｔ、２１およびＴｎ
２２は共に非導通となり、出力端子２０１は高インビー
ダ／ス状態となる。
上述し几従来の三値出力回路は、論理合放をする回路と
、２ＮＡＮＬ）および２ＮＯＲなどの制御部と、Ｔｐお
よびＴｎで得底される出力部とによる３段の得凧となっ
ているので、１１１Ｉ！取の各段で生じる遅延の定め、
高速化が困難であり、まえ得放累子数も入力数’ｚｎ本
とすると、２ｎ＋１０個と多くの素子が必要であり、さ
らに制御信号もＨＩ、Ｋゴといワ正反の２種が必要であ
るなどの欠点がある。
、２ＮＡＮＬ）および２ＮＯＲなどの制御部と、Ｔｐお
よびＴｎで得底される出力部とによる３段の得凧となっ
ているので、１１１Ｉ！取の各段で生じる遅延の定め、
高速化が困難であり、まえ得放累子数も入力数’ｚｎ本
とすると、２ｎ＋１０個と多くの素子が必要であり、さ
らに制御信号もＨＩ、Ｋゴといワ正反の２種が必要であ
るなどの欠点がある。
ｃ問題点全解決する丸めの手段〕
本発明の三１直出力回路の第１の発明は、ＷＪｌの１！
源と第１の節点の間に接続されｆｃ累１導電型の第１の
Ｍｏｌトランジスタと、前記第１の節点と第２の１！源
の間に接続された第２導電型の第２のＭＯＳトランジス
タと、前記第１の１［Ａと第２の節点の間に接続されｆ
ｃ第２２４を型の第３のＭＯＳトランジスタと、前記第
２の節点と第３の節点の間に接続された第１導電型の第
４のＭＯＳトランジスタと、１本（ｎ：自然数）の入力
信号に対して（ｎ十１）本の入力端子を持つ論理回路と
を備え、前記第１の節点を出力端子となし、前記第２の
節点は前記第１のＭＯＳトランジスタのゲートに接続さ
れ、前記第３の節点は前記第２のＭＯＳトランジスタの
ゲートおよび前記論理回路の出方端に接続され、前記第
３および第４のＭＯＳトランジスタのそれぞれのゲート
と前記論理回路の１個の入力端子とには同一の制御信号
が接続されている。
源と第１の節点の間に接続されｆｃ累１導電型の第１の
Ｍｏｌトランジスタと、前記第１の節点と第２の１！源
の間に接続された第２導電型の第２のＭＯＳトランジス
タと、前記第１の１［Ａと第２の節点の間に接続されｆ
ｃ第２２４を型の第３のＭＯＳトランジスタと、前記第
２の節点と第３の節点の間に接続された第１導電型の第
４のＭＯＳトランジスタと、１本（ｎ：自然数）の入力
信号に対して（ｎ十１）本の入力端子を持つ論理回路と
を備え、前記第１の節点を出力端子となし、前記第２の
節点は前記第１のＭＯＳトランジスタのゲートに接続さ
れ、前記第３の節点は前記第２のＭＯＳトランジスタの
ゲートおよび前記論理回路の出方端に接続され、前記第
３および第４のＭＯＳトランジスタのそれぞれのゲート
と前記論理回路の１個の入力端子とには同一の制御信号
が接続されている。
また、本発明の三１直出方回路の第２の発明に、第１の
電源と第１の節点の間に接続されたカニ導電型の第１の
Ｍ Ｏ８トランジスタと、前記第１の節点と第２の′ｇ
ｉ源の間に接続されｆｃ第２導電型の第２のＭＯＳトラ
ンジスタと、前記第２の電源と第２の節点の間ｖｃ９ｂ
ｒ、−ｊれ７を第１導電型の第３のＭＯＳトランジスタ
と、前記第２の節点と第３の節点の間に接続された第２
４を型の第４のＭＯＳトランジスタと、１本（ｎ：自然
数ンの入力信号に対して（ｎ＋１ ）木の入力端子を持
つ論理開路とを備え、前記第１の節点全出力端子となし
、前記第２の節点に前記奥２のＭＯＳトランジスタのゲ
ートＶＣ接続され、前記第３の節点は前記第１のＭＯＳ
トランジスタのゲートおよび前記論理囲路の出力端に接
続され、前記第３および第４のＭＯＳトランジスタのそ
れぞれのゲートと前記論理囲路の１個の入力端子とＶｃ
ａ向−の制御信号が接αされている。
電源と第１の節点の間に接続されたカニ導電型の第１の
Ｍ Ｏ８トランジスタと、前記第１の節点と第２の′ｇ
ｉ源の間に接続されｆｃ第２導電型の第２のＭＯＳトラ
ンジスタと、前記第２の電源と第２の節点の間ｖｃ９ｂ
ｒ、−ｊれ７を第１導電型の第３のＭＯＳトランジスタ
と、前記第２の節点と第３の節点の間に接続された第２
４を型の第４のＭＯＳトランジスタと、１本（ｎ：自然
数ンの入力信号に対して（ｎ＋１ ）木の入力端子を持
つ論理開路とを備え、前記第１の節点全出力端子となし
、前記第２の節点に前記奥２のＭＯＳトランジスタのゲ
ートＶＣ接続され、前記第３の節点は前記第１のＭＯＳ
トランジスタのゲートおよび前記論理囲路の出力端に接
続され、前記第３および第４のＭＯＳトランジスタのそ
れぞれのゲートと前記論理囲路の１個の入力端子とＶｃ
ａ向−の制御信号が接αされている。
次に、本発明について肉面全参照して説明する。
第１図（ａ）お工び（′ｂ）は本発明の第１および第２
の発明の一実施例の回路図である。同図（１）において
、Ｔ、１は１ｔＡＶｏｎと節点１０１の間に接続され、
Ｔ。
の発明の一実施例の回路図である。同図（１）において
、Ｔ、１は１ｔＡＶｏｎと節点１０１の間に接続され、
Ｔ。
２は節点１０１と接地電位ｖＧの間に９続される。
Ｔｎ３は電源ＶＤＤと節点１０２の間に接続され、Ｔ。
４は節点１０２および１０３の間に接続される。
節点１０２はＴｐｌのゲートｉＣ接続される。節点であ
る。Ｎ０Ｒ９の余分の１本の入力には、制御信号ＨＩが
入力される。また、制御信号ＨＩはＴｎ３およびＴｐ４
のそれぞれのゲートＶＣも接続される。
る。Ｎ０Ｒ９の余分の１本の入力には、制御信号ＨＩが
入力される。また、制御信号ＨＩはＴｎ３およびＴｐ４
のそれぞれのゲートＶＣも接続される。
次に、この回路の動作について説明する。制御信号ＨＩ
がＬ”である場合、Ｔｎ３は非導通となジ、節点１０２
は電源ＶＤＤと切離され、Ｔｐｌが４通となる几め、節
点１０２と１０３の間で電荷の移動が可能となる。また
、Ｎ０Ｉ（９の出刃は入力信号のみによって”Ｈ″ある
いは“Ｌ＃に決定される。Ｎ。
がＬ”である場合、Ｔｎ３は非導通となジ、節点１０２
は電源ＶＤＤと切離され、Ｔｐｌが４通となる几め、節
点１０２と１０３の間で電荷の移動が可能となる。また
、Ｎ０Ｉ（９の出刃は入力信号のみによって”Ｈ″ある
いは“Ｌ＃に決定される。Ｎ。
ル９の論理台底の結果が”Ｈ″ならば、Ｔ、２はゲート
が”Ｈ″に充電され４通する。また、Ｔｐ４を通り節点
１０２が“Ｈ″に充電され、Ｔｐ１μ非１通となる。こ
の結果、節点１０１は放電され、出力は“Ｌ″となる。
が”Ｈ″に充電され４通する。また、Ｔｐ４を通り節点
１０２が“Ｈ″に充電され、Ｔｐ１μ非１通となる。こ
の結果、節点１０１は放電され、出力は“Ｌ″となる。
ＮＯ几９の論理合取り結果が１Ｌ”ならば、Ｔｐｌに非
４通となる。節点１０２もＴｐ４ｉ辿って放電され、Ｔ
、１はゲートが“Ｌ＃となり４通する。従って、節点１
０１は充電され出力は“Ｈ”となる。
４通となる。節点１０２もＴｐ４ｉ辿って放電され、Ｔ
、１はゲートが“Ｌ＃となり４通する。従って、節点１
０１は充電され出力は“Ｈ”となる。
次に制御信号ＨＩが“Ｈ＃の場合、ＮＯ凡９に他の入力
信号に関わらす゛Ｌ″Ｌ″力する。ＮＯ几９の出力が直
接入力されるＴｐｌは非導通となる。節点１０２お工び
節点１０３はＴｐ４のゲートが１Ｈ”でろり、非４通と
なるので分離される。このとき、Ｔ、３が導通し、節点
１０２ｉ’！−Ｈ″となり、Ｔｐｌも非４通となる。従
ってこの場合は、ＴｐｌおよびＴ′ｎ２が共に非４通の
憂インピーダンス状態トなる。
信号に関わらす゛Ｌ″Ｌ″力する。ＮＯ几９の出力が直
接入力されるＴｐｌは非導通となる。節点１０２お工び
節点１０３はＴｐ４のゲートが１Ｈ”でろり、非４通と
なるので分離される。このとき、Ｔ、３が導通し、節点
１０２ｉ’！−Ｈ″となり、Ｔｐｌも非４通となる。従
ってこの場合は、ＴｐｌおよびＴ′ｎ２が共に非４通の
憂インピーダンス状態トなる。
以上に述ベア′ｃ第１の発明の一実施例は、論理合底部
がＮＣ）Ｒの場合であるが、第２の発明の一実施例は、
論理合底部にＮＡＮＤを用いている。
がＮＣ）Ｒの場合であるが、第２の発明の一実施例は、
論理合底部にＮＡＮＤを用いている。
次に、第１図（ｂ） Ｉｃより、男２の発明の一実施例
について説明する。この場合μ、論理合底部がＮλＮＤ
Ｉ Ｑでろる。Ｔｐ５、Ｔｎ６および節点１０４の関係
は、第１の実施例の場合と同じでろる。ＮＡＮＤｌＯｉ
入力が１本なうは、（ｎ＋１）ＮＡＮＤでろる。Ｔｐｌ
は節点１０５と接地電位ＶａＶＩ’ａ’１ＶＣ接続され
、節点１０５はＴｎ６のゲートＶＣ接続される。１口８
は節点１０５と１０６の間に接続され、節点１０６はＮ
ＡＮＤ １０の出力に接続されると共に、Ｔ、５のゲー
ト入力となる。制御信号「了は、ＴｐｌおよびＴｎ８の
ゲーＨＣｉ続されると共に、ＮＡＮＤＩＯの入力の１つ
となる。
について説明する。この場合μ、論理合底部がＮλＮＤ
Ｉ Ｑでろる。Ｔｐ５、Ｔｎ６および節点１０４の関係
は、第１の実施例の場合と同じでろる。ＮＡＮＤｌＯｉ
入力が１本なうは、（ｎ＋１）ＮＡＮＤでろる。Ｔｐｌ
は節点１０５と接地電位ＶａＶＩ’ａ’１ＶＣ接続され
、節点１０５はＴｎ６のゲートＶＣ接続される。１口８
は節点１０５と１０６の間に接続され、節点１０６はＮ
ＡＮＤ １０の出力に接続されると共に、Ｔ、５のゲー
ト入力となる。制御信号「了は、ＴｐｌおよびＴｎ８の
ゲーＨＣｉ続されると共に、ＮＡＮＤＩＯの入力の１つ
となる。
制御信号ＨＩが１Ｈ”の場合、Ｔ、７が非２４通、Ｔｎ
８が４通する。ま之、ＮＡＮＤ １０の出力は入力信号
によって決定され、ＮＡＮＤＩＯの出力が′Ｌ“ならば
、Ｔｐ５が４通、Ｔｎ６が非導通となって、節点１０４
ＶＣは“Ｈ″が出力される。ＮＡＮＤｌｏの出力がＨ′
ならば、節点１０４ＶＣは“Ｌ”が出力される。
８が４通する。ま之、ＮＡＮＤ １０の出力は入力信号
によって決定され、ＮＡＮＤＩＯの出力が′Ｌ“ならば
、Ｔｐ５が４通、Ｔｎ６が非導通となって、節点１０４
ＶＣは“Ｈ″が出力される。ＮＡＮＤｌｏの出力がＨ′
ならば、節点１０４ＶＣは“Ｌ”が出力される。
制御信号）ＩＩが“Ｌ”の場合は、ＮＡＮＤｌｏは入力
信号によらずに“Ｈ”が出力される。Ｔ、８は非導通と
なり、節点】０５と１０６が分離される。節点１０５は
Ｔｐｌが４通するので−Ｌ”に放電される。
信号によらずに“Ｈ”が出力される。Ｔ、８は非導通と
なり、節点】０５と１０６が分離される。節点１０５は
Ｔｐｌが４通するので−Ｌ”に放電される。
この結果、Ｔｐ５およびＴ。６が共に非４功となり、出
力は高インピーダンス状態となる。
力は高インピーダンス状態となる。
以上、第１および第２の発明の実施例において、Ｔｎ３
および’Ｉ’ｐ７ｆ１節点１０２および１０５に−Ｈ−
あるいは“Ｌ″の電位？供給する之めに用いられるが、
実際Ｖｃμ節点１０２および１０５の電位は電源ＶＤＤ
および接地電位■Ｇから各々のトラ／ラスタの閾値電圧
分の電位差がある。このため、節点１０１および１０４
の光電状’ｇ４ ＶＣｊ り”ＣＦ’Ｓ、Ｔｐｌおよび
′１′ｎ６のゲート・ンース関電位差が各々の閾値電圧
を越えてリークする場合も稀におり得るが、これを更に
確冥に防止する之めに扛Ｔｎ３およびＴｐｌの閾値電圧
の絶対値を、それぞれＴ、ｌお工びち６の開直電圧の絶
対値より小さく設足すれば艮い。
および’Ｉ’ｐ７ｆ１節点１０２および１０５に−Ｈ−
あるいは“Ｌ″の電位？供給する之めに用いられるが、
実際Ｖｃμ節点１０２および１０５の電位は電源ＶＤＤ
および接地電位■Ｇから各々のトラ／ラスタの閾値電圧
分の電位差がある。このため、節点１０１および１０４
の光電状’ｇ４ ＶＣｊ り”ＣＦ’Ｓ、Ｔｐｌおよび
′１′ｎ６のゲート・ンース関電位差が各々の閾値電圧
を越えてリークする場合も稀におり得るが、これを更に
確冥に防止する之めに扛Ｔｎ３およびＴｐｌの閾値電圧
の絶対値を、それぞれＴ、ｌお工びち６の開直電圧の絶
対値より小さく設足すれば艮い。
以上説明し几ｚ′）に本発明は、入力論理合厄部と制御
部とを一体化した形とし、入力ｎ本の、論理合成部に、
制御信号ケ含む（ｎ＋１７本の信号の論理を行わせるこ
とにより、出刃遅延を減することができるので、回路金
杯の高速化が可能でろ９、かつ制御１号数お工び素子数
を削減できる効果がある。
部とを一体化した形とし、入力ｎ本の、論理合成部に、
制御信号ケ含む（ｎ＋１７本の信号の論理を行わせるこ
とにより、出刃遅延を減することができるので、回路金
杯の高速化が可能でろ９、かつ制御１号数お工び素子数
を削減できる効果がある。
第１図（ａ）および（ｂ）は本発明の第１および第２の
発明の一実施例の仲ｉ路図、愚２囚（ａｌは従来の三（
Ｊｉ出力回路の一例を示′ｆｌ′ｏ回路図、同図（ｂ）
、 （Ｃ）は同図（ａ）の論理回路のそれぞれ第１．
第２の具体伊１を示す回路図である。 １．４，５．７．２１・・・Ｐチャンネルトランジスタ
、２，３，６，８．２２・・・Ｎチャンネルトランジス
タ、９・・・（ｎ＋１）入力ＮＯ几、１ｏ・・・（ｎ＋
１ン入力ＮＡＮＩＪ、 ２３ ・２人力ＮＡＮＬ１．２
４・・・２人力ＮＯＲ，２５・・・論３！１０路、２６
・・・ｎ入力ＮＡＮＬ）、 ２７−−− ｎ入力ＮＯＲ
，１０１，１０２゜１０３．１０４，１０５，１０６，
２０１，２０２・・・節点、ＶＤＤ・・・を源、■ｏ・
・・接地電位、ＨＩ、）（了・・・制御信号。 代理人 弁理士 円 原 晋１” ゛”ｉ＄
１ 図 （ａｌ Ｈｌ、 ７ｔ７ｑ ：制御信号 茅 ２ 回 （ａ−） （り） （Ｃ２ Ｈ４，雇：Ｊ＄Ｉ廂廂号
発明の一実施例の仲ｉ路図、愚２囚（ａｌは従来の三（
Ｊｉ出力回路の一例を示′ｆｌ′ｏ回路図、同図（ｂ）
、 （Ｃ）は同図（ａ）の論理回路のそれぞれ第１．
第２の具体伊１を示す回路図である。 １．４，５．７．２１・・・Ｐチャンネルトランジスタ
、２，３，６，８．２２・・・Ｎチャンネルトランジス
タ、９・・・（ｎ＋１）入力ＮＯ几、１ｏ・・・（ｎ＋
１ン入力ＮＡＮＩＪ、 ２３ ・２人力ＮＡＮＬ１．２
４・・・２人力ＮＯＲ，２５・・・論３！１０路、２６
・・・ｎ入力ＮＡＮＬ）、 ２７−−− ｎ入力ＮＯＲ
，１０１，１０２゜１０３．１０４，１０５，１０６，
２０１，２０２・・・節点、ＶＤＤ・・・を源、■ｏ・
・・接地電位、ＨＩ、）（了・・・制御信号。 代理人 弁理士 円 原 晋１” ゛”ｉ＄
１ 図 （ａｌ Ｈｌ、 ７ｔ７ｑ ：制御信号 茅 ２ 回 （ａ−） （り） （Ｃ２ Ｈ４，雇：Ｊ＄Ｉ廂廂号
Claims (2)
- （１）第１の電源と第１の節点の間に接続された第１導
電型の第１のＭＯＳトランジスタと、前記第１の節点と
第２の電源の間に接続された第２導電型の第２のＭＯＳ
トランジスタと、前記第１の電源と第２の節点の間に接
続された第２導電型の第３のＭＯＳトランジスタと、前
記第２の節点と第３の節点の間に接続された第１導電型
の第４のＭＯＳトランジスタと、ｎ本（ｎ；自然数）の
入力信号に対して（ｎ＋１）本の入力端子を持つ論理回
路とを備え、前記第１の節点を出力端子となし、前記第
２の節点は前記第１のＭＯＳトランジスタのゲートに接
続され、前記第３の節点は前記第２のＭＯＳトランジス
タのゲートおよび前記論理回路の出力端に接続され、前
記第３および第４のＭＯＳトランジスタのそれぞれのゲ
ートと前記論理回路の１個の入力端子とには同一の制御
信号が接続されていることを特徴とする三値出力回路。 - （２）第１の電源と第１の節点の間に接続された第１導
電型の第１のＭＯＳトランジスタと、前記第１の節点と
第２の電源の間に接続された第２導電型の第２のＭＯＳ
トランジスタと、前記第２の電源と第２の節点の間に接
続された第１導電型の第３のＭＯＳトランジスタと、前
記第２の節点と第３の節点の間に接続された第２導電型
の第４のＭＯＳトランジスタと、ｎ本（ｎ；自然数）の
入力信号に対して（ｎ＋１）本の入力端子を持つ論理回
路とを備え、前記第１の節点を出力端子となし、前記第
２の節点は前記第２のＭＯＳトランジスタのゲートに接
続され、前記第３の節点は前記第１のＭＯＳトランジス
タのゲートおよび前記論理回路の出力端に接続され、前
記第３および第４のＭＯＳトランジスタのそれぞれのゲ
ートと前記論理回路の１個の入力端子とには同一の制御
信号が接続されていることを特徴とする三値出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60141713A JPS622718A (ja) | 1985-06-28 | 1985-06-28 | 三値出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60141713A JPS622718A (ja) | 1985-06-28 | 1985-06-28 | 三値出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS622718A true JPS622718A (ja) | 1987-01-08 |
Family
ID=15298466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60141713A Pending JPS622718A (ja) | 1985-06-28 | 1985-06-28 | 三値出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS622718A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4939743A (en) * | 1988-05-18 | 1990-07-03 | Sharp Kabushiki Kaisha | Semiconductor laser device |
-
1985
- 1985-06-28 JP JP60141713A patent/JPS622718A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4939743A (en) * | 1988-05-18 | 1990-07-03 | Sharp Kabushiki Kaisha | Semiconductor laser device |
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