JPS62268274A - Horizontal synchronism reproducing circuit - Google Patents
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- JPS62268274A JPS62268274A JP61110736A JP11073686A JPS62268274A JP S62268274 A JPS62268274 A JP S62268274A JP 61110736 A JP61110736 A JP 61110736A JP 11073686 A JP11073686 A JP 11073686A JP S62268274 A JPS62268274 A JP S62268274A
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- Synchronizing For Television (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
Description
【発明の詳細な説明】
本発明はディジタルテレビ受信機に係り、%Vこバース
ト信号周波数と水平同期信号周波数が所足の関係にない
非標準テレビジョン信号をディジタル信号処理するのに
好適な水平同期再生回路に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a digital television receiver, which is a horizontal receiver suitable for digital signal processing of a non-standard television signal in which the burst signal frequency and the horizontal synchronization signal frequency do not have a sufficient relationship. This invention relates to a synchronous reproduction circuit.
6→光→掘−1’4−4−=e C侘し→之の、4
M71従来のアテログイff−1処理方式のテレビジョ
ン受(g磯では困難であった篩画質化の問題、つまり、
輝度・色信号分離性tte、同期性能等の性能向上の問
題、更にはアナログ部品による部品ばらつきの問題等を
解決すべく、テレビジョン受信機のビデオ段以降をすべ
てディジタル化ぎ号処理するディジタルテレビジ讐ン受
信愼が検討されている。このようなディジタルテレビジ
ョン受信機では四則系回路もディジタル化されており、
従来例として特開59−50669号などがある。第8
図はその従来例であって、801はビデオ信号をディジ
タル化するための、4/Z)変換器、802はビデオ信
号から同期信号を得るための同期分離回路、803は位
相m波回路、804はループフィルタ、805はカウン
タ回路から構成される発振回路、806は805の用カ
バルス位相な微調するM延回路、807は水平ドライブ
回路、808は水平出力回路、809は比較信号発生回
路である。6→Hikari→Hori-1'4-4-=e C Wandering→No, 4
M71 A television receiver using the conventional ateroglyff-1 processing method (the problem of sieving image quality that was difficult with giso, that is,
In order to solve the problem of improving performance such as brightness and color signal separation, synchronization performance, etc., as well as the problem of component variations due to analog parts, digital television is a digital television that processes everything after the video stage of the television receiver. Jinjin reception is being considered. In such digital television receivers, the four arithmetic circuits are also digitized.
A conventional example is JP-A No. 59-50669. 8th
The figure shows a conventional example, in which 801 is a 4/Z) converter for digitizing a video signal, 802 is a synchronization separation circuit for obtaining a synchronization signal from the video signal, 803 is a phase m-wave circuit, and 804 805 is a loop filter, 805 is an oscillation circuit composed of a counter circuit, 806 is an M extension circuit for finely adjusting the cabal phase of 805, 807 is a horizontal drive circuit, 808 is a horizontal output circuit, and 809 is a comparison signal generation circuit.
第8図の概略を説明すると、ビデオ信−号はルの変換器
801でディンタル化され、同期分離回路802に加え
られ水平同期パルスを潜る。一方、水平出力回路808
の出力パルス、例えば水平フライバックパルスは比較信
号発生回路809で積分され、前記の水平同期パルスと
ともに位相検数回路803に入力され、この両パルスの
位相比較が行われ、位相誤差毎号が得られる。位相誤差
信号はループフィルタ804により平均化さすL、この
信号を制御信号として、発振回路805の水平発振周波
数と位相を制御し、入力の水平同期信号に一致さる。一
方、ループフィルタ804の出力の一部を用いて遅延回
路806の遅延量を制御し、前記水平同期信号の位相な
微調する。この遅延回路806の出力が水平ドライブ回
路807、水平出力回路808ヲ通して水平偏向出力と
なる。Referring generally to FIG. 8, the video signal is digitized by a converter 801 and applied to a sync separator circuit 802 to pass horizontal sync pulses. On the other hand, the horizontal output circuit 808
The output pulse, for example, a horizontal flyback pulse, is integrated by a comparison signal generation circuit 809, and inputted together with the horizontal synchronizing pulse to a phase counting circuit 803, where a phase comparison of both pulses is performed and a phase error of each number is obtained. . The phase error signal is averaged by a loop filter 804, and this signal is used as a control signal to control the horizontal oscillation frequency and phase of the oscillation circuit 805 to match the input horizontal synchronizing signal. On the other hand, a part of the output of the loop filter 804 is used to control the amount of delay of the delay circuit 806 to finely adjust the phase of the horizontal synchronization signal. The output of this delay circuit 806 passes through a horizontal drive circuit 807 and a horizontal output circuit 808 to become a horizontal deflection output.
以上のようなpLL(フェーズ・ロックド・ループ)回
路Vこよっ又水平発振局波数と位相馨入力ろ理由によっ
て安定な動作が行われないという欠点があった。The pLL (phase locked loop) circuit V as described above has a disadvantage in that stable operation cannot be performed due to the horizontal oscillation local wave number and phase control input.
今、発振回路805に入力される計数クロック周波数f
、をl5−4 fsc (fsc :カラーサブキャリ
ア周波数)に選ぶと、通常、NTSC信号が入力されれ
ば、fs = 910fx (fx :入力ビデオ信号
の水平同期周波数)の関係がある。ところが、VTR’
Fゲーム機器などのビデオ信号では、この関係が成り立
たない場合があり、たとえば、fs=91t4fIとい
う関係になったとすれば、上記の発振回路705では、
計数クロックを911カウントダウンして水平同期信号
を行った後に遅延回路806で遅延させ微調を行う。Now, the counting clock frequency f input to the oscillation circuit 805
, is selected as l5-4 fsc (fsc: color subcarrier frequency), and if an NTSC signal is input, there is normally a relationship of fs = 910fx (fx: horizontal synchronization frequency of input video signal). However, VTR'
This relationship may not hold true for video signals such as F game machines. For example, if the relationship is fs=91t4fI, then in the above oscillation circuit 705,
After the counting clock is counted down by 911 and a horizontal synchronizing signal is generated, the signal is delayed by a delay circuit 806 to perform fine adjustment.
このように発振回路8050カウントダウン数=911
に固定され、後の微調を遅延回路8o6だけで行った場
合には、第9図の波形図に示すように遅延回路806の
遅延蓋が蓄積される結果となる。ここで第9図の(α)
は同期分離回路802によって得らなっている。また、
第9図(blは、発振回路805の発振開始(または発
振終了)位置であり、(clは遅延回路806によって
微調された水平発振出力波形H1である。第9図で波形
(α)と(C)がある時間Tで同舟られる。この時、遅
延回路806の遅延量=0であるため、水平同期信号H
,と水平発振出力信号HD十τ)期間後洗出力される。In this way, oscillation circuit 8050 countdown number = 911
If the delay circuit 806 is fixed to , and later fine adjustment is performed only by the delay circuit 8o6, the delay cap of the delay circuit 806 will be accumulated as shown in the waveform diagram of FIG. Here, (α) in Figure 9
is obtained by the synchronization separation circuit 802. Also,
FIG. 9 (bl is the oscillation start (or end) position of the oscillation circuit 805, and (cl is the horizontal oscillation output waveform H1 finely adjusted by the delay circuit 806. In FIG. 9, the waveform (α) and ( C) They are brought together at a certain time T. At this time, since the delay amount of the delay circuit 806 = 0, the horizontal synchronization signal H
, and the horizontal oscillation output signal HD is output after a period of 10τ).
しかし、ここでも水平同期信号H,と水平発振出力信号
89間に位相誤差力信号H1が得られる。ところがこの
時には水平同期信号H,と水子発振出力信号HD間の位
相誤差が2τとなる。このように遂次位相誤差が蓄積さ
れてゆくため、遅延回路806の遅延量としては無限大
の遅延量が必要となってしまうことになる。また、この
位相誤差が発振回路805に与えられる計数クロックの
1りΩツク分以上となったら、発振回路805の計数値
を変更するようにする場合もあるが、このようにすると
遅延回路806の遅延量もリセットされてしまい、水平
発振にジッタな生じる結果となる。However, even here, a phase error signal H1 is obtained between the horizontal synchronization signal H and the horizontal oscillation output signal 89. However, at this time, the phase error between the horizontal synchronization signal H and the water oscillation output signal HD becomes 2τ. Since phase errors are accumulated one after another in this way, an infinite amount of delay is required as the delay amount of the delay circuit 806. Furthermore, when this phase error becomes equal to or more than 1Ω of the counting clock given to the oscillation circuit 805, the count value of the oscillation circuit 805 may be changed; however, if this is done, the delay circuit 806 The delay amount is also reset, resulting in jitter in horizontal oscillation.
以上のように従来例においては、水平発振の微調用の遅
延回路の遅延量が無限大必要となるか、あるいは、遅延
量が有限奮であっても水平発振出力にジッタを生じてし
まうという欠点があった。As described above, in the conventional example, the delay amount of the delay circuit for fine adjustment of horizontal oscillation must be infinite, or even if the delay amount is finite, jitter will occur in the horizontal oscillation output. was there.
モ発珊司セ揃向・
本発明の目的は上述した従来装置の欠点を改善して、同
期精度の向上を図るとともに、−・−ド規模も比較的に
小さくてすむデイジタルイ=号処理による水平同期再生
回路を提供することにある。The purpose of the present invention is to improve the above-mentioned drawbacks of the conventional device, to improve synchronization accuracy, and to use digital signal processing, which requires relatively small scale. The object of the present invention is to provide a synchronous reproduction circuit.
−” 〔n斤点ふ朗欠乃妨すヂ刀
本発明では、上記目的を達成するため、従来例における
水平同期発振周波数の微調用遅延回路を発振回路の前K
Wき、VCOからの計数クロックを1クロック周期の範
囲で必要に応じ自由に遅延させることにより計数クロッ
クの周波数を調整することが可能となり、この微調され
た計数クロックを次段の発振回路で刀つントダウンすれ
ば、発振周波数と位相の安定した再生水平同期信号が得
る。In the present invention, in order to achieve the above object, the delay circuit for fine adjustment of the horizontal synchronous oscillation frequency in the conventional example is installed in front of the oscillation circuit.
The frequency of the counting clock can be adjusted by freely delaying the counting clock from the VCO within one clock period as necessary, and this finely tuned counting clock can be used by the next stage oscillation circuit. By tuning down, a reproduced horizontal synchronizing signal with stable oscillation frequency and phase can be obtained.
以下、本発明の一実施例について図面を用いて説明する
。An embodiment of the present invention will be described below with reference to the drawings.
第1図は本発明による水平同期再生回路の概略を示すブ
ロック図である。同図において、1はベースバンドのア
ナログビデオ信−Qをディジタルビデオ信号に変換する
A/1)変換器、21はルω変換器1の出力ビデオ信号
からバースト信号を抜き出すバースト抽出回路、22は
バースト抽出回路21で得られたバースト信号と電圧制
御発振器(VCO)5より発振される4 fsc (f
sc :カラーサブキャリア周波数)を分周器3により
4分周して得られるfsc信号との位相を比較して制御
信号を発生する位相検出回路、4は位相検出回路22の
出力制御信号をアナログ電圧に変換するD/A変換回路
、6は水平ドライブパルスを発生する水平発振カウンタ
回路、7は水平発振カウンタ回路6に与える計数クロッ
クの周波数および位相な微調するための遅延回路、8は
遅延回路7の遅延量を制御する遅延量制御回路、9は水
平発揚カウンタ回路6の計数値を制御するため、カウン
タ回路部にプリセット値を与えるためのデコーダ回路、
10は時定数が数10:/”、 (T、 :水平走査周
期)のループフィルタ、11はA/D変換器1の出力デ
ィジタルビデオ信号から水平同期信号、垂直同期イサ号
を分離する同期分離回路、12は同期分離回路11で得
られた水平同期4B号と積分器15の出力信号とを位相
比較を行い制御信号を発生する位相検波回路、14は水
平発振カウンタ回路6から出力される水平ドライブパル
スにより駆動される水平ドライブ回路、15は水平ドラ
イブ回路14の出力を増幅して水平偏向パルスを出力す
る水平出力回路である。FIG. 1 is a block diagram schematically showing a horizontal synchronization reproducing circuit according to the present invention. In the figure, 1 is an A/1) converter that converts a baseband analog video signal -Q into a digital video signal, 21 is a burst extraction circuit that extracts a burst signal from the output video signal of the ω converter 1, and 22 is an A/1 converter that converts a baseband analog video signal -Q into a digital video signal. The burst signal obtained by the burst extraction circuit 21 and 4 fsc (f
sc: A phase detection circuit that generates a control signal by comparing the phase with the fsc signal obtained by dividing the color subcarrier frequency by 4 using a frequency divider 3. 4 is an analog output control signal of the phase detection circuit 22. 6 is a horizontal oscillation counter circuit that generates horizontal drive pulses; 7 is a delay circuit for finely adjusting the frequency and phase of the counting clock supplied to horizontal oscillation counter circuit 6; 8 is a delay circuit 7 a delay amount control circuit for controlling the delay amount; 9 a decoder circuit for giving a preset value to the counter circuit section in order to control the count value of the horizontal launch counter circuit 6;
10 is a loop filter with a time constant of several 10:/'', (T, : horizontal scanning period), and 11 is a synchronization separator that separates the horizontal synchronization signal and vertical synchronization isa signal from the output digital video signal of the A/D converter 1. 12 is a phase detection circuit that compares the phase of the horizontal synchronous signal 4B obtained by the synchronous separation circuit 11 and the output signal of the integrator 15 and generates a control signal; 14 is a horizontal signal output from the horizontal oscillation counter circuit 6; A horizontal drive circuit 15 driven by a drive pulse is a horizontal output circuit that amplifies the output of the horizontal drive circuit 14 and outputs a horizontal deflection pulse.
次に、第1図の動作と各部の詳aU[ついて説明する。Next, the operation of FIG. 1 and details of each part will be explained.
第1図の破i7A内は従来のアナログテレビジラン受信
機で色復調用の話81Mzり0ツクを発生させる部分と
発生したクロックをバーストに同期させるための位相検
波回路部分に相当する。本実施例では、A/D 変換器
1のサンプリングクロック周波a= 4 jsc (f
a、c :カラーサブキャリア周波数)としている。従
って、VCO5の発振周波数も4 fICとしてpLL
回路を構成している。先ず、A/D変換器1でディジタ
ル化されたビデオ信号はバースト抽出回路21でバース
ト信号だけを抜き出され、分局器3で4分周されたクロ
ックとの位相比較を位相検出回路22で行い位相誤差信
号2得る。この位相誤差信号はさらに位相検出回路22
内のループフィルタで平均化されD/A変換器4により
アナログ制御電圧としてVCO5の発掘周波数を制御し
、バースト信号に同期したクロックが得られる。以上が
、クロック発生部Aの概略である。The part 7A in FIG. 1 corresponds to a part that generates a signal for color demodulation in a conventional analog television receiver and a phase detection circuit part that synchronizes the generated clock with the burst. In this embodiment, the sampling clock frequency a of the A/D converter 1 is a=4 jsc (f
a, c: color subcarrier frequencies). Therefore, the oscillation frequency of VCO5 is also pLL as 4 fIC.
It constitutes a circuit. First, from the video signal digitized by the A/D converter 1, only the burst signal is extracted by the burst extraction circuit 21, and the phase is compared with the clock frequency divided by 4 by the divider 3 by the phase detection circuit 22. Obtain phase error signal 2. This phase error signal is further transmitted to the phase detection circuit 22.
The output signal is averaged by a loop filter in the inner loop filter, and the excavation frequency of the VCO 5 is controlled as an analog control voltage by the D/A converter 4, thereby obtaining a clock synchronized with the burst signal. The above is an outline of the clock generating section A.
次に水平同期信号再生部Hの説明をする。、ルΦ変換器
1からのディジタルビデオ信号は同期分離回路11に入
力され水平同期信号H0と垂直回期信号6を得る。一方
、水平出力16からの水平出力パルス、例えば水平フラ
イバックパルスH!Bは積分回路13によって積分され
、位相検波回1Nr12に加え前記、水平同期4g号I
I、との比較信号すを得る。この様子を第2図の波形図
に示す。なお、第2図では動作概念を示すためにアナロ
グ波形で示しであるが、実際にはすべてディジタル領で
ある。第2図(1)が同期分離回路11の出力の水平同
期18 +=iIiy >(2)が水平出力回路からの
水平フライバックパルスH,β、(5)が水平フライバ
ックパルスHIBを積分回路13によって積分された比
較信号αであり、水平同期信′@仏と比較信号αが位相
検波回路12に入力され位相比較が行われ第2図(4)
の検波出力すを得る。この検波出力すはループフィルタ
10によって、はぼ直流信号に千1zII化され第2図
(5)に示す制御信号Cを得る。この制御値+8−cに
よって再生水平同期周波数の制御が行われる。以下にこ
の制御方法について説明する。Next, the horizontal synchronizing signal reproducing section H will be explained. , the digital video signal from the Φ converter 1 is input to a synchronization separation circuit 11 to obtain a horizontal synchronization signal H0 and a vertical synchronization signal 6. On the other hand, a horizontal output pulse from the horizontal output 16, for example a horizontal flyback pulse H! B is integrated by the integrating circuit 13, and in addition to the phase detection circuit 1Nr12, the horizontal synchronization circuit 4g I
A comparison signal with I is obtained. This situation is shown in the waveform diagram of FIG. Although FIG. 2 shows analog waveforms to illustrate the concept of operation, in reality everything is digital. Figure 2 (1) shows the horizontal synchronization 18 +=iIiy of the output of the synchronization separation circuit 11; (2) shows the horizontal flyback pulses H and β from the horizontal output circuit; The comparison signal α is integrated by 13, and the horizontal synchronization signal '@ Buddha and the comparison signal α are input to the phase detection circuit 12 and phase comparison is performed, as shown in Fig. 2 (4).
Obtain the detection output of The detected output signal is converted into a direct current signal by the loop filter 10 to obtain the control signal C shown in FIG. 2 (5). The reproduction horizontal synchronization frequency is controlled by this control value +8-c. This control method will be explained below.
第2図(5)の制御信号Cはディジタル信号°であって
、それを上位ピントと下位ビットに分割し、下位ビット
側は遅延回路7の遅延量な制御する遅延量制御回路8に
、才だ、上位ピッ)iIIIHよ水平発振カウンタ回路
6の発振周波数を制御するデコーダ回路9にそれぞれ与
えられる。第3図は第1図の破線Bで囲まれた水平同期
再生部の特に遅延回路7およびデコーダ回路9の詳細を
示す図である。The control signal C in FIG. 2 (5) is a digital signal, which is divided into upper focus and lower bits, and the lower bit side is sent to the delay amount control circuit 8 which controls the delay amount of the delay circuit 7. , upper pin) iIIIH and are respectively applied to a decoder circuit 9 that controls the oscillation frequency of the horizontal oscillation counter circuit 6 . FIG. 3 is a diagram showing details of the horizontal synchronous reproducing section surrounded by the broken line B in FIG. 1, particularly the delay circuit 7 and the decoder circuit 9.
同図で、601〜609は単位遅延量を持つバッファ回
路、610〜619は遅延量選択用のHAND回路、3
20は遅延によって周波数および位相調整された計数ク
ロックを出力するNAND回路、であり以上により遅延
回路7が構成される。また、デコーダ回路9はラッチ回
路621、加減算回路322、スイッチ525、ゼロ判
別回路324から構成される。In the figure, 601 to 609 are buffer circuits having a unit delay amount, 610 to 619 are HAND circuits for selecting the delay amount, and 3
Reference numeral 20 denotes a NAND circuit that outputs a counting clock whose frequency and phase have been adjusted by delay, and the delay circuit 7 is configured by the above. Further, the decoder circuit 9 includes a latch circuit 621, an addition/subtraction circuit 322, a switch 525, and a zero discrimination circuit 324.
また、325はAND回路でクロックを制御する。Further, 325 controls the clock with an AND circuit.
その他、第1図と同一番号は同−へ張龍を示す。In addition, the same numbers as in Figure 1 refer to Zhanglong.
先ず、デコーダ回路9の動作について説明する初期状態
(例えばシステム電源投入時)においてはセットパルス
(例えば音声信号ヲミューティングするためのディフィ
ートパルスなど)がラッチ回路321に印加され、プリ
セット1直が与えられるこのプリセット値はVTRのビ
デオ45号がNT SC信号(計数クロック周板数f、
= 91o f、の関係を満たす信号、fH:水平周
期周波数)に対し±10チ変動すると考えて、結果的に
再生された水平同期周波数が十分高くなる値、例えば2
00程度の値に設定される(ただし、水平発振カウンタ
回路6が10段のカウンタすなわち2” =1024カ
ウントでリセットするとする。)。このi[から所定ク
ロック数、水平発振カウンタ回路6が計数し、水平発掘
出力を得る。次の水平期間では、ラッチ回路621の出
力とループフィルタ10の上位ビットから成る制御信号
とを加減算回路322でループフィルタ10の符号ビッ
トにより、加算または減算しラッチ回路321でラッチ
し、新たなプリセット値を得る。First, to explain the operation of the decoder circuit 9, in an initial state (for example, when the system power is turned on), a set pulse (for example, a defeat pulse for muting an audio signal) is applied to the latch circuit 321, and the preset 1 pulse is applied to the latch circuit 321. This preset value given is that the VTR video No. 45 has an NTSC signal (counting clock frequency f,
Considering that the signal satisfies the relationship of = 91o f, fH: horizontal periodic frequency), it fluctuates by ±10 degrees, and the resulting horizontal synchronization frequency that is reproduced is set to a value that is sufficiently high, for example, 2.
(However, it is assumed that the horizontal oscillation counter circuit 6 is reset at a 10-stage counter, that is, 2'' = 1024 counts.) From this i[, the horizontal oscillation counter circuit 6 counts a predetermined number of clocks. , a horizontal excavation output is obtained.In the next horizontal period, the output of the latch circuit 621 and the control signal consisting of the upper bits of the loop filter 10 are added or subtracted by the adder/subtracter circuit 322 according to the sign bit of the loop filter 10. to latch and obtain a new preset value.
ここでラッチ回路621のラッチクロックは水平出力回
路15からのフライバックパルスH!Bなどの1水平周
期クロックを入力する。以後、順次この動作を繰り返し
、水平発振周波数が所定の値に収束するとループフィル
タ10の制御データはゼaとなり、ゼロ判別回路324
が動作し、スイッチ323が開き、ラッチ回路321は
その時のプリセット値を保持する。Here, the latch clock of the latch circuit 621 is the flyback pulse H! from the horizontal output circuit 15! Input one horizontal period clock such as B. Thereafter, this operation is repeated sequentially, and when the horizontal oscillation frequency converges to a predetermined value, the control data of the loop filter 10 becomes zea, and the zero discrimination circuit 324
operates, the switch 323 opens, and the latch circuit 321 holds the preset value at that time.
以上の動作により大まかな水平発振制御が行われる。次
に、この水平発振の周波数および位相の微調制御方式に
ついて、以下に第4図を用いつつ説明する。Rough horizontal oscillation control is performed through the above operations. Next, a method for finely adjusting the frequency and phase of horizontal oscillation will be described below with reference to FIG.
第3図の遅延回路7における単位遅延バッファ回路30
1〜309の単位遅延量を01クロック周期で総遅延量
を09クロック周期分であったとする。このとき単位遅
延バッファ回路601〜309の出力クロック波形が第
4図の(α1〜0)にそれぞれ対応する。Unit delay buffer circuit 30 in delay circuit 7 in FIG.
It is assumed that the unit delay amount from 1 to 309 is 01 clock cycles and the total delay amount is 09 clock cycles. At this time, the output clock waveforms of the unit delay buffer circuits 601-309 correspond to (α1-0) in FIG. 4, respectively.
今、入力ビデオ信号の水平同期周波数fH−涛−91[
J、1
であったとすると、その水平同期周期T、 = 910
.IT、 ’(L:計数クロック周期)となるから、水
平発振カウンタ回路6は910.1クロツク計数すれば
よいことになる。しかし、実際には水平発振カウンタ回
路6はNクロック(N:自然数)しか計数できない。そ
こで、上記微調は遅延回路7によって行われ、その方式
としては、計数クロックを1水平期間毎に0.1クロッ
クづつ、位相シフトすることで計数クロック周波数を変
えられ、結果として、水平発振周波数を変えろことが可
能となる。以下、この制御方式について説明する。Now, the horizontal synchronization frequency fH-91 [
If J,1, then its horizontal synchronization period T, = 910
.. IT, '(L: counting clock period), so the horizontal oscillation counter circuit 6 only needs to count 910.1 clocks. However, in reality, the horizontal oscillation counter circuit 6 can only count N clocks (N: natural number). Therefore, the above-mentioned fine adjustment is performed by the delay circuit 7, and its method is to change the counting clock frequency by shifting the phase of the counting clock by 0.1 clock every horizontal period, and as a result, the horizontal oscillation frequency can be changed. It becomes possible to change. This control method will be explained below.
ある時刻において、水平発振カウンタ回路乙の計数値が
確定し、遅延回路7では第4図(α)の計数クロック、
つまりM延回路70入力が選択されていたすれば、入力
水平同期信号周期がTn = 910.I T3である
ので、次の水モ同期期間に移行する時に遅延量制御回路
8は単位遅延バッファ回路301の出力1bIを選択す
る。この様子が第4図f&1の時刻H3の場合である。At a certain time, the count value of the horizontal oscillation counter circuit B is determined, and the count clock of FIG.
In other words, if the M extension circuit 70 input is selected, the input horizontal synchronizing signal period is Tn = 910. Since it is IT3, the delay amount control circuit 8 selects the output 1bI of the unit delay buffer circuit 301 when moving to the next water synchronization period. This situation is the case at time H3 in FIG. 4 f&1.
さらに次の水平同期期間に移る場合には同様に単位遅延
バッファ回路602の出力f01を選択し、これがIJ
cIKおける時刻H7の場合である。Furthermore, when moving to the next horizontal synchronization period, the output f01 of the unit delay buffer circuit 602 is selected in the same way, and this
This is the case at time H7 in cIK.
以降、順次IC1から(dlへ、ldlから(−)へと
移ってゆき、(1)からU)に移る。最後01に移ると
、その次はQ)から(α)に戻り、前述の動作を(り返
す。この例では微調遅延童が0.1クロツクの場合であ
ったが、0.2クロツクの場合には、(α1から始まる
と(α1→fC1→(e1→け)→+i+→(α1のよ
51C移行してゆ(。上述の制御は遅延蓋が0.5クロ
ツク以下では可能であるが、それより大きい時は遅延量
制御回路8は前述の制御における切換え時期よりも更に
1クロック分遅らせた位置において遅延蓋切り換えを行
う。この様子が第4図CL)である。これは、例えば入
力水平同期周期TH= 910.B T、というような
関係では、第4図の(α)からlilへと計数クロック
が切り換わるわけだが、前述第4図(&lのH80位置
で切り換わっては同図(L)のi線に示すクロックが余
分になってしまう。そこで時刻H1から計数クロック1
クロック周期分だけ遅れた時刻H,までの間は遅延回路
7の出力クロックを停止状態とし時刻H5においてlj
lを選択するように動作する。このクロック停止制御@
号は遅延制御回路8で発生され、ANDllillil
l路625に印加されると遅延回路7の出力クロックを
停止するように動作する。Thereafter, it sequentially moves from IC1 to (dl, from ldl to (-)), and from (1) to U). Finally, when it moves to 01, it returns from Q) to (α) and repeats the above operation.In this example, the fine delay delay is 0.1 clock, but when it is 0.2 clock (Starting from α1, (α1 → fC1 → (e1 → ke) → +i+ → (51C as in α1) (.The above control is possible when the delay cover is 0.5 clocks or less, When the delay amount control circuit 8 is larger than that, the delay amount control circuit 8 switches the delay cover at a position delayed by one clock further than the switching timing in the above-mentioned control.This situation is shown in FIG. In a relationship such as synchronous period TH = 910.B T, the counting clock switches from (α) to lil in Fig. 4, but if it switches at the H80 position of &l in Fig. The clock shown on the i line of (L) becomes redundant.Therefore, from time H1, the counting clock 1
The output clock of the delay circuit 7 is stopped until time H, which is delayed by the clock cycle, and at time H5 lj
It operates to select l. This clock stop control @
The signal is generated by the delay control circuit 8 and
When applied to the l path 625, it operates to stop the output clock of the delay circuit 7.
以上のようにして第1図VCO5からの計数クロックを
位相シフトさせることにより水平同期発低周波数の微調
が可能である。次に、上記の遅延量制御回路8の詳細に
ついて説明する。第5図はその詳細を示すプロンク図で
あって、501はデコーダ回路、502はラッチ回路、
506は切換回路、504は減算回路、505は比較回
路、506は加算回路、507はループフィルタ10か
らの遅延制御量が05クロツクより犬ぎいかを判別する
判別回路、508はセラ) yJ子付のカウンタ回路、
5091EOR回路、510と511は9792170
71回路である。ループフィルタ10からの制御信号は
ラッチ回路502に保持された1水平期間(以降1Hと
略す)前の遅延量選択データと加算される。このとき、
Zlll算出力が第6図における01ラインを選択する
データよりも大ぎくなってしまった場合、比較回路50
5がこれを検知し、切換回路506を減昇回路504醐
に接続する。減算回路5040減算動作は遅延回路70
単位遅延バッファ回路の段数なN、また、それらの総遅
延型が計数クロック周期の1クロツク分を越えてしまう
ときの、超過段数なルとすれば(A’−rL)を前記加
算回路506の出力である選択データから引(ことによ
り、次にどのM延バッファ回路を選択すべきかを決定す
る選択データが得られる。第6図の場合ではN=9.7
L==Qであるから、(7)が選択されていてつまり、
mJ小出力10のとき、次に遅延量を更に遅延バッファ
回路を2段分遅延するようにループフィルタ10から制
御信号が発せられると減算回路504出力は2となり、
(151を選択1−る信号を発生する。このようにして
得られた制御信号はラッチ回路502で1H毎にラッチ
される。このラッチクロックはラッチ回路511で水平
出力回路15の出力パルスを遅延回路7の出力クロック
でラッチしたパルスを用いろ。更に、ランチ回路502
の出力はデコーダ回路501を通り遅延回路7に与えら
れ遅延量制御を行う。以上はループフィルタ10からの
遅延制御信号が0.5クロック以下の遅延制御のときで
、0.5クロツク分より大きいときは上述ラッチクロッ
クを更にラッチ回路510でランチしたクロックとのE
OR(排他的論理和)をEOR回路509で行い、この
クロックをカウンタ回路508でカウントし、遅延回路
7の出力クロックを該クロックの1り022分停止させ
るパルスを発生させ、第3図のAND回路325に入力
される。この時、判別回路507はカウンタ回路508
を動作状態とする制御をし、ループフィルタ1oの遅延
量制御信号カ0.5クロック以下遅延のときはカウンタ
回路508をセット状態にし、AND回路325に入力
される計数クロックをそのまま通過させる。このように
して、遅延量制御信号を発生させている。By shifting the phase of the counting clock from the VCO 5 in FIG. 1 as described above, it is possible to finely adjust the low frequency of the horizontal synchronization oscillation. Next, details of the delay amount control circuit 8 described above will be explained. FIG. 5 is a Pronk diagram showing the details, in which 501 is a decoder circuit, 502 is a latch circuit,
506 is a switching circuit, 504 is a subtraction circuit, 505 is a comparison circuit, 506 is an addition circuit, 507 is a discrimination circuit that determines whether the delay control amount from the loop filter 10 is shorter than the 05 clock, and 508 is a yJ child. counter circuit,
5091EOR circuit, 510 and 511 are 9792170
There are 71 circuits. The control signal from the loop filter 10 is added to the delay amount selection data held in the latch circuit 502 one horizontal period (hereinafter abbreviated as 1H) before. At this time,
If the Zllll calculation power becomes larger than the data for selecting line 01 in FIG.
5 detects this and connects the switching circuit 506 to the reduction circuit 504. Subtraction circuit 5040 subtraction operation is performed by delay circuit 70
If the number of stages of the unit delay buffer circuit is N, and the number of excess stages when their total delay type exceeds one counting clock cycle is N, then (A'-rL) is the number of stages of the adder circuit 506. By subtracting from the output selection data (thereby, selection data for determining which M-length buffer circuit should be selected next is obtained. In the case of FIG. 6, N=9.7
Since L==Q, (7) is selected, that is,
When the mJ small output is 10, when a control signal is issued from the loop filter 10 to further delay the delay buffer circuit by two stages, the output of the subtraction circuit 504 becomes 2,
(A signal is generated to select 151. The control signal obtained in this way is latched every 1H by the latch circuit 502. This latch clock delays the output pulse of the horizontal output circuit 15 by the latch circuit 511. Use the pulse latched by the output clock of circuit 7. Furthermore, launch circuit 502
The output passes through a decoder circuit 501 and is applied to a delay circuit 7 to control the amount of delay. The above is when the delay control signal from the loop filter 10 is a delay control of 0.5 clocks or less, and when it is larger than 0.5 clocks, the above latch clock is further emitted from the latch circuit 510.
OR (exclusive OR) is performed in the EOR circuit 509, this clock is counted in the counter circuit 508, and a pulse is generated to stop the output clock of the delay circuit 7 by 1022 minutes of the clock. It is input to circuit 325. At this time, the discrimination circuit 507 uses the counter circuit 508
When the delay amount control signal of the loop filter 1o is delayed by 0.5 clocks or less, the counter circuit 508 is set to a set state, and the counting clock input to the AND circuit 325 is passed through as is. In this way, the delay amount control signal is generated.
次に示す第6図は遅延回路7のその他の実施例を示すも
のである。601〜609は制御端子付のバッファ回路
で、いわゆるトライステートバッファであり、610〜
617は遅延素子用のバッファ回路である。これらトラ
イステートバッフ7回路601〜609は制御信号がそ
れぞれの制御端子に印加されるとVCO5からバッファ
回路610〜617を経て、入力される計数クロックを
通し、制御信号が印加されないと、出力はハイインピー
ダンス状態となる。FIG. 6 shown below shows another embodiment of the delay circuit 7. In FIG. 601 to 609 are buffer circuits with control terminals, which are so-called tristate buffers, and 610 to 609 are buffer circuits with control terminals.
617 is a buffer circuit for the delay element. These tri-state buffer 7 circuits 601 to 609 pass the input counting clock from the VCO 5 through buffer circuits 610 to 617 when a control signal is applied to each control terminal, and when no control signal is applied, the output is high. It becomes an impedance state.
上述した遅延量制御の別の実施例を第7図に示す。ここ
で、701は切換回路で、702は一1減算回路、であ
りその他の部分は第3図および第5図と同一番号は同一
機能である。Another embodiment of the above-mentioned delay amount control is shown in FIG. Here, 701 is a switching circuit, 702 is an 11 subtraction circuit, and the other parts have the same numbers as in FIGS. 3 and 5 and have the same functions.
第5図ではループフィルタ10からの制御イコ号が0.
5クロツクより大きい遅延を行わせる場合には遅延回路
7の出力クロックを1クロツク期間停止させてから、遅
延量選択を行わせるものであったが本実施例ではこのよ
うな場合にはカウンタ回路乙に与えるプリセット値を−
1小さくし、カウンタ回路60カウント数を+1させる
。−そして、遅延回路7では第3図に示される各単位遅
延バッファ回路のいずれかの出力を選択する。選択方法
は第5図に示される遅延量制御回路8の動作のうち、ル
ープフィルタ10からの制御信号が0.5クロック以下
の遅延制御の場合と同様に行われる。つまり、第4図の
波形図を用いて説明すると以下のようになる。In FIG. 5, the control equal signal from the loop filter 10 is 0.
When a delay larger than 5 clocks is required, the output clock of the delay circuit 7 is stopped for one clock period and then the delay amount is selected.In this embodiment, however, in such a case, the counter circuit The preset value given to −
1, and the counter circuit 60 count number is increased by 1. -Then, the delay circuit 7 selects one of the outputs of each unit delay buffer circuit shown in FIG. The selection method is performed in the same manner as in the case of delay control in which the control signal from the loop filter 10 is 0.5 clocks or less among the operations of the delay amount control circuit 8 shown in FIG. In other words, the explanation using the waveform diagram of FIG. 4 is as follows.
今、遅延回路7の出力が(α)を選択していた場合で、
Tg = 91 o、a5の関係があるとき、次の1H
期間では0,8クロツク分だけ遅延するように遅延量制
御回路8が制御信号を発するとすれば次には+i+のク
ロックに切換わる。この時、(L)に示されるように時
刻H3で切換わるため破線のクロックが現われ、−〇、
2クロック分遅延されたようになる。しかし、この時第
7図判別回路507が動作し切換回路701はループフ
ィルタ10の上位とットデータを一1減算する減算回路
702の出力を選択するため、水平発掘カウンタ回路6
のカウント値が1クロック分増加しているのでカラン)
Ifilは911となり、結果として前述の一〇、2
りoyり分の遅延と合わせてT5=910.87’、の
関係を膚たすことが可能となる。Now, if the output of delay circuit 7 has selected (α),
When there is a relationship of Tg = 91 o, a5, the following 1H
If the delay amount control circuit 8 issues a control signal so that the clock is delayed by 0.8 clocks in the period, then the clock is switched to +i+. At this time, as shown in (L), the clock changes at time H3, so a broken line clock appears, -〇,
It appears to be delayed by 2 clocks. However, at this time, the discrimination circuit 507 in FIG.
The count value has increased by 1 clock, so it's a click)
Ifil becomes 911, and as a result, the above-mentioned 10 and 2
In addition to the delay of 100 ms, it becomes possible to satisfy the relationship T5=910.87'.
以上に述べた通り本実施例によれば、水平発振回路6の
前にM延回路7を配置することで、遅延回路の遅延tを
増加させること1x、 (、精度め良い水平同期再生が
可能となる。As described above, according to this embodiment, by arranging the M extension circuit 7 before the horizontal oscillation circuit 6, the delay t of the delay circuit can be increased by 1x, (, horizontal synchronized reproduction with high accuracy is possible. becomes.
本発明によれば、テレビジョン受信截における水平同期
装置をディジタル回路で構成し、遅延回路の動作で計数
クロックを遅延させることにより、水平発振カウンタ回
路の出力位相および周波数の微調を行うことが容易にで
き、カウンタ回路のカウント直はいったん同期がかかる
と変化しないため、安定な同期4N−1が得られるとと
もにノ・−ド構成も従来に比べ、はぼ同等のハード構成
でよいため、LSI等に十分組み込めるという効果があ
る。According to the present invention, by configuring the horizontal synchronization device for television reception with a digital circuit and delaying the counting clock by the operation of the delay circuit, it is easy to finely adjust the output phase and frequency of the horizontal oscillation counter circuit. Since the count directivity of the counter circuit does not change once synchronization is established, stable synchronization 4N-1 can be obtained, and the node configuration can be made with almost the same hardware configuration as before, so LSI etc. This has the effect that it can be fully incorporated into
第1図は本発明による水平同期再成回路な示すブロック
図、第2図は第1図破線Bで囲まれた都分の動作を説明
する概念図、第3図は第1図破線Bで囲まれた部分の詳
細を示すブロック図、第4図は第3図の遅延動作を説明
するための波形図、第5図は第3図中の遅延量制御回路
の詳細を示すブロック図、第6図は第3図中の遅延回路
の他の実施例を示す回路図、第7図は第1図破線Bで囲
まれた部分の別の実施例の詳細を示すブロック図、第8
図は従来例を示すブロック図、第9図は第8図の動作説
明用の波形図である。
1・・・Al1)変換器 21・・・バースト抽
出回路22・・・位相検出回路 3・・・分周回路
4・・・纏変換回路 5・・・VCO6・・・水平
カウンタ回路 7・・・遅延回路8・・・遅延量制御回
路 9・・・デコーダ10・・・ループフィルタ
11・・・同期分離回路12・・・位相検波回路
13・・・積分回路代理人 弁理士 小 川 h 榔
票1図
閉2図
ts) oC
千j閃
¥4図
粥5図
ノU−フ゛フィルタIOf→
イア図
イ在相羊史ゾUジ1訓’II7・う
閃8図
0S
芽3図FIG. 1 is a block diagram showing the horizontal synchronization regeneration circuit according to the present invention, FIG. 2 is a conceptual diagram illustrating the operation surrounded by the broken line B in FIG. 1, and FIG. 4 is a waveform diagram for explaining the delay operation in FIG. 3; FIG. 5 is a block diagram showing details of the delay amount control circuit in FIG. 3; 6 is a circuit diagram showing another embodiment of the delay circuit in FIG. 3, FIG. 7 is a block diagram showing details of another embodiment of the portion surrounded by the broken line B in FIG. 1, and FIG.
9 is a block diagram showing a conventional example, and FIG. 9 is a waveform diagram for explaining the operation of FIG. 8. 1...Al1) Converter 21...Burst extraction circuit 22...Phase detection circuit 3...Frequency division circuit 4...Bundle conversion circuit 5...VCO6...Horizontal counter circuit 7...・Delay circuit 8...Delay amount control circuit 9...Decoder 10...Loop filter
11... Synchronization separation circuit 12... Phase detection circuit
13...Integrator circuit agent Patent attorney Ogawa h Sake slip 1 figure closed 2 figures ts) 'II7・Usen8 figure 0S Bud 3 figure
Claims (1)
テムクロックを発生させるクロック発生手段と該クロッ
クを用いて、前記複合映像信号に含まれる水平同期信号
に同期した安定な水平同期再生信号を発生させる水平同
期再生手段を有し、水平同期再生手段は、テレビジョン
受信機の偏向系を駆動する水平出力回路と、該出力回路
の出力を積分または移相する90度移相回路と、前記複
合映像信号から水平および垂直同期信号を分離する同期
分離回路と該分離回路で得られた水平同期信号と上記9
0度移相回路で得られた信号とを位相比較する位相検波
回路と該位相検波回路の出力信号を平均化する平均化回
路と該平均化回路の一方の出力により、前記クロック発
生手段から与えられるシステムクロックを所定量遅延さ
せる遅延回路と該遅延回路で遅延されたシステムクロッ
クを上記平均化回路の別の出力に基づき所定数計数する
水平発振回路と、該水平発振回路の出力を上記水平出力
回路に与える水平駆動回路とから構成されることを特徴
とする特許請求の範囲第1項記載の水平同期再生回路。 2、前記、クロック発生手段は前記複合映像信号中のバ
ースト信号を抽出するバースト抽出回路とシステムクロ
ックを発生する電圧制御発振回路と該発振回路の出力ク
ロックを所定量分周する分周回路と該分周回路の出力と
上記バースト抽出回路の出力間どうしを位相比較する位
相検出回路と該検出回路の出力を平均化し上記電圧制御
発振回路の制御電圧を発生させる平均化回路とから成る
ことを特徴とする特許請求の範囲第1項記載の水平同期
再生回路。[Claims] 1. A clock generating means for generating a system clock that is phase-synchronized with a burst signal in a composite video signal, and a stable horizontal system that is synchronized with a horizontal synchronization signal included in the composite video signal using the clock. The horizontal synchronization reproduction means has a horizontal synchronization reproduction means for generating a synchronization reproduction signal, and the horizontal synchronization reproduction means includes a horizontal output circuit that drives the deflection system of the television receiver, and a 90 degree phase shifter that integrates or shifts the phase of the output of the output circuit. a synchronization separation circuit for separating horizontal and vertical synchronization signals from the composite video signal, a horizontal synchronization signal obtained by the separation circuit, and the above-mentioned 9.
A phase detection circuit that compares the phase of the signal obtained by the 0 degree phase shift circuit; an averaging circuit that averages the output signal of the phase detection circuit; a delay circuit that delays the system clock by a predetermined amount; a horizontal oscillation circuit that counts the system clock delayed by the delay circuit a predetermined number of times based on another output of the averaging circuit; 2. The horizontal synchronization reproducing circuit according to claim 1, further comprising a horizontal drive circuit for providing a signal to the circuit. 2. The clock generation means includes a burst extraction circuit that extracts a burst signal from the composite video signal, a voltage controlled oscillation circuit that generates a system clock, a frequency division circuit that divides the output clock of the oscillation circuit by a predetermined amount. It is characterized by comprising a phase detection circuit that compares the phase between the output of the frequency dividing circuit and the output of the burst extraction circuit, and an averaging circuit that averages the output of the detection circuit and generates a control voltage for the voltage controlled oscillation circuit. A horizontal synchronous reproducing circuit according to claim 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61110736A JPH0754965B2 (en) | 1986-05-16 | 1986-05-16 | Horizontal sync playback device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61110736A JPH0754965B2 (en) | 1986-05-16 | 1986-05-16 | Horizontal sync playback device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62268274A true JPS62268274A (en) | 1987-11-20 |
JPH0754965B2 JPH0754965B2 (en) | 1995-06-07 |
Family
ID=14543215
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61110736A Expired - Lifetime JPH0754965B2 (en) | 1986-05-16 | 1986-05-16 | Horizontal sync playback device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0754965B2 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01157618A (en) * | 1987-12-15 | 1989-06-20 | Sony Corp | Analog-digital converter for composite video signal |
WO2001091298A3 (en) * | 2000-05-19 | 2002-05-16 | Koninkl Philips Electronics Nv | Fractional n-divider, and frequency synthesizer provided with a fractional n-divider |
-
1986
- 1986-05-16 JP JP61110736A patent/JPH0754965B2/en not_active Expired - Lifetime
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Publication number | Priority date | Publication date | Assignee | Title |
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JPH01157618A (en) * | 1987-12-15 | 1989-06-20 | Sony Corp | Analog-digital converter for composite video signal |
WO2001091298A3 (en) * | 2000-05-19 | 2002-05-16 | Koninkl Philips Electronics Nv | Fractional n-divider, and frequency synthesizer provided with a fractional n-divider |
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Publication number | Publication date |
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JPH0754965B2 (en) | 1995-06-07 |
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