JPS62267675A - Evaluating circuit for integrated circuit - Google Patents
Evaluating circuit for integrated circuitInfo
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- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
Description
【発明の詳細な説明】
〔概要〕
所用段の全加算器に擬加算器を奇数段設はリング発振器
を構成したモニタ回路を集積回路に搭載し、集積回路の
DC/ AC特性評価を行う。[Detailed Description of the Invention] [Summary] A monitor circuit configured as a ring oscillator is mounted on an integrated circuit, and the DC/AC characteristics of the integrated circuit are evaluated.
本発明、集積回路のDC/ AC特性評価を行う回路に
係り、特に、集積回路に搭載するモニタ回路に関する。The present invention relates to a circuit for evaluating DC/AC characteristics of an integrated circuit, and particularly to a monitor circuit mounted on an integrated circuit.
プロセスアウトしたICのDC/ACテストは条件を変
えながら動作の正常/異常、動作点、動作速度等のチェ
ック・を行うが、ICの規模が大きくなるにつれて、テ
スト項目、一つのテストに必要とされる時間等が増大す
る要因、得られたテストデータの解析が非常に複雑にな
ってきておυ、設計やプロセスのフィードバックが困難
かつ時間がかかつている。DC/AC testing of processed ICs involves checking normal/abnormal operation, operating point, operating speed, etc. while changing conditions, but as the scale of the IC increases, test items and The analysis of the test data obtained has become extremely complex, making it difficult and time-consuming to provide feedback on designs and processes.
そこで、ICに何等かの評価回路を入れておくことが取
り入れられている。その一つに全加算器のリング発振器
が有る。Therefore, it has been adopted to include some kind of evaluation circuit in the IC. One of them is a full adder ring oscillator.
第6A図に、従来の全加算器FAの論理回路構成(EC
Lシリーズゲート方弐全用いたICの評価・回路)を示
し、その入力端子のうち一つAを信号伝達用として用い
、他の二つB、Cはコントロール端子としている。A、
B’iそれぞれ入力するOR回路21と排他的NOR回
路22tl−有し、排他的NOR回路nの出力と信号C
を入力とするOR回路詔と排他的OR回路24が備えら
れている。 OR回路21とOR回路23の出力を入力
とするAND回路25の出力として、キャリーCUを得
、排他的OR回路24の出力として加算値SU’z得る
。FIG. 6A shows the logic circuit configuration (EC
This figure shows an IC evaluation circuit using all L series gates, with one of its input terminals, A, used for signal transmission, and the other two, B and C, used as control terminals. A,
B'i has an input OR circuit 21 and an exclusive NOR circuit 22tl-, and the output of the exclusive NOR circuit n and the signal C
An exclusive OR circuit 24 and an OR circuit 24 whose inputs are . A carry CU is obtained as the output of an AND circuit 25 which receives the outputs of the OR circuit 21 and the OR circuit 23, and a sum value SU'z is obtained as the output of the exclusive OR circuit 24.
第6B図にこの全加算器FAとインバータを用いて構成
した従来のモニタ用のリング発振器を示す。各FAのキ
ャリ一端子CUI次の段のA端子に接続し、一つのFA
のキャリ一端子CUと次のFAのA端子の間にインバー
タINVi介在せしめている。出力は一つのFAのSU
端子から取シ出す0
第6C図、第6D図に、従来のモニタ用のリング発振器
の等価回路構成図を示す。FIG. 6B shows a conventional monitoring ring oscillator constructed using this full adder FA and an inverter. Connect the carry terminal CUI of each FA to the A terminal of the next stage, and connect one FA
An inverter INVi is interposed between the carry terminal CU of the next FA and the A terminal of the next FA. Output is SU of one FA
Figures 6C and 6D show equivalent circuit configuration diagrams of a conventional ring oscillator for monitoring.
従来のモニタ用のリング発振器では、制御信号(B、C
)t(0,1)とする時、クリティカルパスが1で第6
C図のようにファンアウトが1の4ゲートと1つのイン
バータのリング発振回路を構成する。制御信号(B、c
)t(1,o)とすると全加算器F’Aの各段はクリテ
ィカルパスが2でかつ各段でファンアウトが2であるが
、ファンアウトが1のインバータが混在しているので、
ファンアウトが1のときのゲートの遅延時間と、ファン
アウトが2のときのゲートの遅延時間を分離することが
困難である。Conventional ring oscillators for monitoring use control signals (B, C
)t(0,1), the critical path is 1 and the 6th
As shown in Figure C, a ring oscillation circuit is configured with four gates with a fanout of 1 and one inverter. Control signals (B, c
)t(1,o), each stage of the full adder F'A has a critical path of 2 and a fanout of 2, but since inverters with a fanout of 1 are mixed,
It is difficult to separate the gate delay time when the fanout is 1 from the gate delay time when the fanout is 2.
従来の回路では、上記のように全加算器の入力端子のう
ち一つ全信号伝達用として用い、他の二つはコントロー
ル端子としている。ところが、コントロール端子のレベ
ルを変えて、FI(ファンイン)/FO(ファンアウト
)やクリティカルパスを変えると、全加算器がインバー
タとして働いたシ、働かなかったりするため、上記のよ
うに結局全加算器を偶数段接続し、インバータをその間
に挾む構成がとられている。In the conventional circuit, as described above, one of the input terminals of the full adder is used for transmitting all signals, and the other two are used as control terminals. However, if you change the level of the control terminal and change the FI (fan-in)/FO (fan-out) or critical path, the full adder may or may not work as an inverter. The configuration is such that an even number of adders are connected and an inverter is sandwiched between them.
しかし、こうするとインバータの部分でFI(ファンイ
ン)/FO(ファンアウト)条件が崩れてしまい、正確
な評価が出来ないという問題がある。However, if this is done, the FI (fan-in)/FO (fan-out) conditions will be disrupted at the inverter, making accurate evaluation impossible.
本発明は、適当段の全加算器に本発明に係る擬態算器を
少なくとも1段はさむ構成にすることによシ、上記問題
点全完全に解決するものである。The present invention completely solves all of the above-mentioned problems by configuring at least one stage of the mimetic calculator according to the present invention to be sandwiched between full adders of appropriate stages.
すなわち、本発明は、半導体集積回路に搭載される集積
回路評価回路において、該集積回路の素子と同−設計の
素子で構成され、入力端子の一つが信号伝達用であり、
他の二つがコントロール端子であり、コントロール信号
に応じて入力信号が出力される所用段の全加算器と、該
全加算器と類似構成で入力端子の一つが信号伝達用であ
シ、他の二つはコントロール端子であり、コントロール
信号に応じて入力信号の反転信号が出力される奇数段の
擬態算器とを接続してリング発振器を形成してなること
を特徴とする集積回路評価回路を提供するものである。That is, the present invention provides an integrated circuit evaluation circuit mounted on a semiconductor integrated circuit, which is composed of elements of the same design as the elements of the integrated circuit, and one of the input terminals is for signal transmission,
The other two are control terminals; one is a full adder in the required stage that outputs an input signal in response to a control signal; the other is a full adder with a similar configuration to the full adder, with one of the input terminals being for signal transmission; Two are control terminals, and the integrated circuit evaluation circuit is characterized in that the ring oscillator is formed by connecting an odd number of stages of mimetic calculators that output an inverted signal of an input signal in response to a control signal. This is what we provide.
本発明のモニタ回路は、擬態算器が入力信号の反転出力
を出すので、従来のようにインバータが不要であり、テ
スト時にはコントロール端子に入れる信号でバスを決定
してやり、ファンアウト1とファンアウト2の二つをモ
ニタすることが可能となる。In the monitor circuit of the present invention, the mimic calculator outputs an inverted output of the input signal, so there is no need for an inverter as in the past, and during testing, the bus is determined by the signal input to the control terminal, and fanout 1 and fanout 2 are used. It becomes possible to monitor two things.
第1A図に本発明の実施例に用いる擬態算器PFAの論
理回路レベルの回路図を示す。図において、やはシ、入
力端子のうち一つAを信号伝達用として用い、他の二つ
B、Cはコントロール端子としている。1は反転ゲート
付のOR回路、2は排他的NOR回路であり、各々の入
力端子に信号A。FIG. 1A shows a logic circuit level circuit diagram of a pseudo arithmetic unit PFA used in an embodiment of the present invention. In the figure, one of the input terminals, A, is used for signal transmission, and the other two, B and C, are used as control terminals. 1 is an OR circuit with an inverting gate, 2 is an exclusive NOR circuit, and each input terminal receives a signal A.
Bが入力する。排他的NOR回路3の出力と信号Cを入
力とするOR回路3の出力とOR回路1の出力はAND
回路5に入力し、その出力としてキャリー信号CUが出
力する。また、排他的NOR回路3の出力と信号Cは排
他的NOR回路4に入力し、そ全加算器FAのコントロ
ール端子B、Cの信号と、キャリー出力CUとクリティ
カルパスおよびファンアウトの関係を示している。FA
、 PFA共にクリティカルパスが1の時、ファンアウ
トは1であシ、クリティカルパス2の時はそのファンア
ウトは2と1である。B inputs. The output of exclusive NOR circuit 3 and the output of OR circuit 3 whose inputs are signal C and the output of OR circuit 1 are ANDed.
It is input to circuit 5, and a carry signal CU is output as its output. The output of the exclusive NOR circuit 3 and the signal C are input to the exclusive NOR circuit 4, and the relationship between the signals of the control terminals B and C of the full adder FA, the carry output CU, the critical path, and the fanout is shown. ing. F.A.
, When the critical path is 1 for both PFA, the fanout is 1, and when the critical path is 2, the fanout is 2 and 1.
第1B図に、この擬態算器PFAと全加算器FAを適用
した本実施例の構成図を示す。制御入力信号C,Bi各
段の全加算器11 、13 、14の入力端子B、Cに
印加するとともに、12の擬態算器PFAのB、C端子
に共通に信号Cを入力している。そして、各FA及びP
FAのキャリー出力CUを次段のA端子に入力してリン
グ発振器を構成しており、PFAのSU出力端子から出
力信号を得ているd本発明の実施例のリング発振回路で
は、第1B図のように3段のFAに、1段のPFAが挿
入される。そして、制御信号(B、C)が(0,1)の
とき、FAはクリティカルパスが1で入力信号Aと同相
が出力し、PFAはクリティカルパスが1で、入力信号
Aの反転出力がでるから、1周で位相が180度ずれる
リング発振回路を構成する。そして、各段のファンアウ
トが1で4ゲートの第1C図の等価回路が構成される。FIG. 1B shows a configuration diagram of this embodiment to which the pseudo arithmetic unit PFA and full adder FA are applied. The control input signals C and Bi are applied to the input terminals B and C of the full adders 11, 13, and 14 in each stage, and the signal C is commonly input to the B and C terminals of the 12 pseudo arithmetic units PFA. And each FA and P
A ring oscillator is constructed by inputting the carry output CU of the FA to the A terminal of the next stage, and an output signal is obtained from the SU output terminal of the PFA. One stage of PFA is inserted into three stages of FA as shown in FIG. When the control signals (B, C) are (0, 1), the FA has a critical path of 1 and outputs the same phase as the input signal A, and the PFA has a critical path of 1 and outputs an inverted output of the input signal A. A ring oscillation circuit is constructed in which the phase shifts by 180 degrees in one round. Then, the equivalent circuit shown in FIG. 1C having four gates with a fanout of 1 in each stage is constructed.
従って、リング発振回路の発振周波数から算出される回
路の遅延時間t−4で割れば、1ゲートの遅延時間が算
出される。Therefore, by dividing by the circuit delay time t-4 calculated from the oscillation frequency of the ring oscillation circuit, the delay time of one gate is calculated.
次に、制御信号(B、C)が(1,0)のとき、各FA
はクリティカルパスが2でファンアウトが2と1になり
、出力に入力信号Aと同相が出力し、PFAはそのクリ
ティカルパスが2でファンアウトが2と1で、その出力
にAの入力信号の反転出力がでるから、第1図りのファ
ンアウト2と1の等価回路が形成される。そして、各段
で2つのゲートを通るから、このリング発振回路の発振
周波数から算出した遅延時間を4で割れば、1つのファ
ンアウト2のゲートと1つのファンアウト1のゲート両
方を通過する時の遅延時間が算出される。Next, when the control signals (B, C) are (1, 0), each FA
The critical path is 2, the fanout is 2 and 1, and the same phase as the input signal A is output. Since an inverted output is produced, an equivalent circuit of fanouts 2 and 1 in the first diagram is formed. Since each stage passes through two gates, if you divide the delay time calculated from the oscillation frequency of this ring oscillation circuit by 4, it will pass through both one fanout 2 gate and one fanout 1 gate. The delay time is calculated.
第3図に本発明の実施例に用いた全加算器FAのトラン
ジスタレベルの回路図を示す。また、第4図に不発明の
実施例に用いた擬態算器PFAのトランジスタレベルの
回路図を示す。この擬態算器PFAと先に示した全加算
器FAの回路は、負荷抵抗がどこのトランジスタのコレ
クタに接続しているかが相違するだけであとは同様であ
る。なお、図示のリファレンス電圧VRIはエミッタの
定電流をコントロールするものであシ、電圧VR2,V
B2はそれぞれ上段、下段のロジックレベルを決定して
おり、この点も全加算器と擬態算器は同様である。この
ように、本実施例の擬態算器PFAは全加算器FAと′
電源が同じように繋がってお、9、PFAとFAでリン
グ発振器を構成すれば、電源電圧依存性やプロセスのパ
ターンサイズに伴う電圧マージン、ノイズマージンの依
存性等が同様であυ、従来のPFAとインバータを用い
たリング発振器の場合よシ解析が容易である。FIG. 3 shows a transistor level circuit diagram of the full adder FA used in the embodiment of the present invention. Further, FIG. 4 shows a transistor level circuit diagram of the pseudo calculator PFA used in the embodiment of the present invention. The circuits of this pseudo calculator PFA and the full adder FA shown above are the same except for which transistor's collector the load resistor is connected to. Note that the reference voltage VRI shown in the figure is for controlling the constant current of the emitter, and the voltages VR2 and V
B2 determines the logic level of the upper and lower stages, respectively, and the full adder and the mimetic calculator are similar in this respect. In this way, the pseudo arithmetic unit PFA of this embodiment is the full adder FA and '
If the power supplies are connected in the same way and 9. PFA and FA are used to form a ring oscillator, the dependence on the power supply voltage, the voltage margin due to the process pattern size, the dependence of the noise margin, etc. will be the same υ, compared to the conventional Analysis is easier in the case of a ring oscillator using a PFA and an inverter.
第5図には、本発明の実施例の全加算器を9段と擬態算
器を1段接続したリング発振器でなるモニタ回路の平面
構成を示している。本実施例の回路は、集積回路に搭載
され、テスト時にはコントロール端子に入れる信号でパ
スを決定してやシ、ファンアウト1とファンアウト2の
二つをモニタすることができる。このようにモニタする
意義は、実際のデバイスではファンアウト1とファンア
ウト2が複雑に繋がっているが、例えば電圧を変えると
ファンアウト1のゲートではデータはどういう影響を受
けるか、ファンアウト2のゲートではデータはどういう
影響を受けるか分離したい場合があり、そのような場合
、特に本実施例の回路は有効でちることがあげられる。FIG. 5 shows a planar configuration of a monitor circuit including a ring oscillator in which nine stages of full adders and one stage of mimetic adders are connected according to an embodiment of the present invention. The circuit of this embodiment is mounted on an integrated circuit, and during testing, a path is determined by a signal input to a control terminal, and two fanouts, fanout 1 and fanout 2, can be monitored. The significance of monitoring in this way is that in actual devices, fanout 1 and fanout 2 are connected in a complicated way, but for example, if you change the voltage, how will data be affected at the gate of fanout 1? There are cases where it is desired to separate how the data is affected by the gate, and in such a case, the circuit of this embodiment is particularly effective.
本実施例のモニタ回路を動作するには、電源電圧を印加
し、また適当なリファレンス電圧を加え、出力波形をオ
シロで観察するだけでよく簡単であシ、集積回路のDC
テスト(例えば電源がどの位の電圧なら動作するか)や
ACテスト(例えば電源電圧の値と動作速度の関係)が
一度にできる。To operate the monitor circuit of this embodiment, it is easy to apply the power supply voltage, add an appropriate reference voltage, and observe the output waveform with an oscilloscope.
Tests (for example, at what voltage should the power supply be used for operation) and AC tests (for example, the relationship between power supply voltage and operating speed) can be performed at the same time.
また本モニタ回路による試験をICのspgc付けの前
に行い、リファレンス電圧VRI〜VR3、電源電圧お
よびコントロール信号レベル等を予め出しておき、その
値でデバイスを計測すればテスト時間の短縮にもなる。In addition, if you perform a test using this monitor circuit before attaching the SPGC to the IC, obtain the reference voltages VRI to VR3, power supply voltage, control signal level, etc. in advance, and measure the device using those values, you can shorten the test time. .
即ち、実際のデバイスでは回路はモニタ回路と同じであ
シ、結線が相違するだけであるから、す7アレンス電圧
VRI〜vR3、電源電圧およびコントロール信号等は
同様であシ、予めモニタ回路で各ゲートの動作マージン
を決めてやれば実際のテストの時間の大幅な短縮になる
。That is, in the actual device, the circuit is the same as the monitor circuit, only the wiring is different, so the reference voltages VRI to vR3, power supply voltage, control signals, etc. are the same, and each Determining the gate operating margin will significantly reduce the actual test time.
以上のように、本発明によれば、集積回路のDCテスト
やACテストが一度にできる。また本発明の回路による
試験をICの5PEC付けの前に行い、リファレンス電
圧VRI〜vR3、電源電圧およびコントロール信号値
等を予め出しておき、その値でデバイスを計測すればテ
スト時間の短縮にもなるという利点がある。As described above, according to the present invention, a DC test and an AC test of an integrated circuit can be performed at the same time. In addition, if a test using the circuit of the present invention is performed before attaching the 5PEC to the IC, the reference voltages VRI to vR3, power supply voltage, control signal values, etc. are obtained in advance, and the device is measured using those values, the test time can be shortened. It has the advantage of being
第1A図は本発明の実施例に用いる擬態算器の論理回路
図、
第1B図は本発明の実施例のリング発振器によるモニタ
回路の構成図、
第1C図および第1D図は制御信号に対応した実施例の
モニタ回路の等価回路構成図、第2A図は全加算器FA
と擬態算器PFAのキャリー出力を示す図、
第2B図はクリティカルバスおよびファンアウト数の関
係を示す図、
第3図は本発明の実施例に用いた擬態算器のトランジス
タレベルの回路図、
第4図は本発明および従来例で用いた全加算器のトラン
ジスタレベルの回路図、
第5図は本発明の実施例のモニタ回路の集積回路搭載パ
ターンを示す図、
第6A図、第6B図は従来例の全加算器およびリング発
振器を用いたモニタ回路の構成図、第6C図および第6
D図は従来例のリング発振器を用いたモニタ回路の等価
回路構成図である。
A・・・入力信号(端子)
B、C・・・制御入力(端子)
CU・・・キャリー出力端子
SU・・・サム(加算結果)出力端子
FA・・・全加算器
PFA・・・擬態算器Fig. 1A is a logic circuit diagram of a mimetic calculator used in an embodiment of the present invention, Fig. 1B is a configuration diagram of a monitor circuit using a ring oscillator in an embodiment of the present invention, and Figs. 1C and 1D correspond to control signals. The equivalent circuit configuration diagram of the monitor circuit of the example shown in FIG. 2A is the full adder FA.
FIG. 2B is a diagram showing the relationship between the critical bus and the number of fanouts; FIG. 3 is a transistor-level circuit diagram of the mimic calculator used in the embodiment of the present invention; Fig. 4 is a transistor level circuit diagram of the full adder used in the present invention and the conventional example, Fig. 5 is a diagram showing the integrated circuit mounting pattern of the monitor circuit of the embodiment of the present invention, Fig. 6A, Fig. 6B 6C and 6 are block diagrams of a monitor circuit using a conventional full adder and a ring oscillator.
FIG. D is an equivalent circuit configuration diagram of a monitor circuit using a conventional ring oscillator. A... Input signal (terminal) B, C... Control input (terminal) CU... Carry output terminal SU... Sum (addition result) output terminal FA... Full adder PFA... Mimicry calculator
Claims (1)
、 該集積回路の素子と同一設計の素子で構成され、信号伝
達用の一つの入力端子およびコントロール端子を有し、
コントロール信号に応じて決定される伝達パスで入力信
号が出力に伝達される所用段の全加算器と、 該集積回路の素子と同一設計の素子で構成され、該全加
算器と類似構成をなし、信号伝達用の一つの入力端子お
よびコントロール端子を有し、コントロール信号に応じ
て決定される伝達パスで入力信号の反転信号が出力に伝
達される奇数段の擬加算器と、を接続してリング発振器
を構成してなることを特徴とする集積回路評価回路。[Claims] An integrated circuit evaluation circuit mounted on a semiconductor integrated circuit, comprising elements of the same design as elements of the integrated circuit, having one input terminal and a control terminal for signal transmission,
It consists of a full adder of the required stage in which the input signal is transmitted to the output through a transmission path determined according to the control signal, and elements of the same design as the elements of the integrated circuit, and has a similar configuration to the full adder. , and an odd-numbered pseudo adder having one input terminal and a control terminal for signal transmission, and in which an inverted signal of the input signal is transmitted to the output through a transmission path determined according to the control signal. An integrated circuit evaluation circuit comprising a ring oscillator.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61112264A JPS62267675A (en) | 1986-05-16 | 1986-05-16 | Evaluating circuit for integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61112264A JPS62267675A (en) | 1986-05-16 | 1986-05-16 | Evaluating circuit for integrated circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62267675A true JPS62267675A (en) | 1987-11-20 |
JPH0558511B2 JPH0558511B2 (en) | 1993-08-26 |
Family
ID=14582349
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61112264A Granted JPS62267675A (en) | 1986-05-16 | 1986-05-16 | Evaluating circuit for integrated circuit |
Country Status (1)
Country | Link |
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JP (1) | JPS62267675A (en) |
-
1986
- 1986-05-16 JP JP61112264A patent/JPS62267675A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPH0558511B2 (en) | 1993-08-26 |
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