JPS62263654A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62263654A JPS62263654A JP61106746A JP10674686A JPS62263654A JP S62263654 A JPS62263654 A JP S62263654A JP 61106746 A JP61106746 A JP 61106746A JP 10674686 A JP10674686 A JP 10674686A JP S62263654 A JPS62263654 A JP S62263654A
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- JP
- Japan
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- conductive layer
- internal load
- load circuit
- semiconductor device
- hole
- Prior art date
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- Granted
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 238000010586 diagram Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野〕
本発明はマスクスライス方式の半導体装置に適用して好
適な半導体装置関し、特に内部負荷回路への供給電圧の
調整を容易にした半導体装置に関する。
適な半導体装置関し、特に内部負荷回路への供給電圧の
調整を容易にした半導体装置に関する。
従来、マスクスライス方式を始めとするーの種類の半導
体装置では、複数の内部負荷回路に夫々外部最低電源電
圧令供給させる構成を採っているが、この外部最低電源
電圧端子から各内部負荷回路に到る配線経路の相違から
、夫々の配線における電位に変動が生じることがある。
体装置では、複数の内部負荷回路に夫々外部最低電源電
圧令供給させる構成を採っているが、この外部最低電源
電圧端子から各内部負荷回路に到る配線経路の相違から
、夫々の配線における電位に変動が生じることがある。
このため、各内部負荷回路における電気的特性に期待し
たものが得られず、半導体装置の特性の劣化を招くこと
がある。
たものが得られず、半導体装置の特性の劣化を招くこと
がある。
このため、従来では夫々の内部負荷回路内の素子形状や
寸法等を変更して抵抗値、トランジスタ形状、或いは容
量値等を調整し、外部最低電源電圧の変動に対する補償
を行っている。
寸法等を変更して抵抗値、トランジスタ形状、或いは容
量値等を調整し、外部最低電源電圧の変動に対する補償
を行っている。
上述した従来の半導体装置は、素子形状や寸法等を最初
から設計する半導体装置においては有効であるが、マス
クスライス方式の半導体装置のように、既に形成されて
いる素子に対して配線構造のみを変更して所要の機能の
装置を構成する半導体装置には適用することができず、
半導体装置の特性を向上する上での障害になっている。
から設計する半導体装置においては有効であるが、マス
クスライス方式の半導体装置のように、既に形成されて
いる素子に対して配線構造のみを変更して所要の機能の
装置を構成する半導体装置には適用することができず、
半導体装置の特性を向上する上での障害になっている。
本発明の半導体装置は、マスクスライス方式の半導体装
置においても各内部負荷回路に夫々好適な外部最低電源
電圧を調節して供給することを可能とするものである。
置においても各内部負荷回路に夫々好適な外部最低電源
電圧を調節して供給することを可能とするものである。
本発明の半導体装置は、夫々異なる内部負荷回路に接続
された複数本の第１の導電層と、これら第１の導電層に
交差して所定の電源電圧端子に接続されている第２の導
電層と、前記各第１の導電層と第２の導電層とを夫々個
別に電気接続する複数個のスルーホール部とを備え、前
記各第１の導電層に対する夫々のスルーホール部の位置
を前記第２の導電層の幅方向に相違させた構成としてい
る。
された複数本の第１の導電層と、これら第１の導電層に
交差して所定の電源電圧端子に接続されている第２の導
電層と、前記各第１の導電層と第２の導電層とを夫々個
別に電気接続する複数個のスルーホール部とを備え、前
記各第１の導電層に対する夫々のスルーホール部の位置
を前記第２の導電層の幅方向に相違させた構成としてい
る。
〔実施例〕
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例のレイアウト図、第２図はそ
の要部の拡大図であり、ここではマスクスライス方式の
半導体装置に本発明を適用した例を示している。
の要部の拡大図であり、ここではマスクスライス方式の
半導体装置に本発明を適用した例を示している。
これらの図において、１は既に所定の素子形状。
寸法に形成された内部負荷回路としての内部セル列であ
り、複数個のセルを配列している。また、２及び３はこ
れら内部負荷回路１に夫々最低、最高の電源電圧を供給
するための外部最低電源電圧端子及び外部最高電源電圧
端子であり、４は各種の信号端子である。これらはチッ
プの周辺に沿って配列している。
り、複数個のセルを配列している。また、２及び３はこ
れら内部負荷回路１に夫々最低、最高の電源電圧を供給
するための外部最低電源電圧端子及び外部最高電源電圧
端子であり、４は各種の信号端子である。これらはチッ
プの周辺に沿って配列している。
そして、前記内部負荷回路１は下層の内部配線５ａ〜５
１によって所要の機能を有する複数個の内部負荷回路１
ａ〜１１として構成しており、しかも夫々の負荷回路に
は前記下層の配線の一部を用いて構成した第１の導電層
７ａ〜７量に夫々スルーホール６２〜６１を介して接続
している。これら第１の導電Ｎ７ ａ〜７１は夫々図示
Ｙ方向に沿って平行に延設しており、夫々の端部は前記
外部最低型Ｒ電圧端子２の近傍位置にまで延設している
。
１によって所要の機能を有する複数個の内部負荷回路１
ａ〜１１として構成しており、しかも夫々の負荷回路に
は前記下層の配線の一部を用いて構成した第１の導電層
７ａ〜７量に夫々スルーホール６２〜６１を介して接続
している。これら第１の導電Ｎ７ ａ〜７１は夫々図示
Ｙ方向に沿って平行に延設しており、夫々の端部は前記
外部最低型Ｒ電圧端子２の近傍位置にまで延設している
。
一方、前記外部最低電源電圧端子２の隣接位置には上層
配線の一部を用いて前記各第１の導電層７ａ〜７１と略
直角に交差する最低電圧配線としての第２の導電層８を
延設し、これを前記外部最低電源電圧端子２に直接接続
している。この第２の導電層８の下層位置でしかも前記
外部最低電源電圧端子２の近傍位置には前記内部負荷回
路１で使用される最低電源電圧によって決められる内部
負荷回路用の定電圧発生回路９を形成している。
配線の一部を用いて前記各第１の導電層７ａ〜７１と略
直角に交差する最低電圧配線としての第２の導電層８を
延設し、これを前記外部最低電源電圧端子２に直接接続
している。この第２の導電層８の下層位置でしかも前記
外部最低電源電圧端子２の近傍位置には前記内部負荷回
路１で使用される最低電源電圧によって決められる内部
負荷回路用の定電圧発生回路９を形成している。
また、前記上層配線の他部は内部負荷回路１に接続する
最高電圧配線１０として構成し、これを前記外部最高電
源電圧端子３に直接接続して前記内部負荷回路１に適宜
接続した構成としている。
最高電圧配線１０として構成し、これを前記外部最高電
源電圧端子３に直接接続して前記内部負荷回路１に適宜
接続した構成としている。
しかる上で、前記第２の導電層８を、前記定電圧発生回
路９及び中央の内部負荷回路１ａに対して配置された第
１の導電層７ａの夫々にスルーホールｌｌａを介して接
続し、発生された定電圧を第２の導電層８を介して第１
の導電層７ａ、即ち内部負荷回路１ａに供給している。
路９及び中央の内部負荷回路１ａに対して配置された第
１の導電層７ａの夫々にスルーホールｌｌａを介して接
続し、発生された定電圧を第２の導電層８を介して第１
の導電層７ａ、即ち内部負荷回路１ａに供給している。
この場合、内部負荷回路１ａにおける最低電圧はスルー
ホール１１ａの配設点によって決定される。
ホール１１ａの配設点によって決定される。
また、他の内部負荷回路１ｂ〜１１は、夫々第１の導電
層７ｂ〜７１と第２の導電層８の交差部に夫々設けたス
ルーホールｌｌｂ〜ｌｌｉによって電気的接続を行い、
各内部負荷回路１ｂ〜１１に定電圧発生回路９の最低電
圧を供給しているが、このとき、各スルーホールｌｌｂ
〜１１１の第２の導電層８の幅方向における位置を夫々
変化させている。即ち、この図示の例では中央の内部負
荷回路１ａの両側の内部負荷回路１ｂ、１ｒから順次外
側の内部負荷回路に向かってスルーホールの幅方向位置
を内部負荷回路に徐々に近くなるような位置に配設して
いる。つまり、ここではスルーホール１ａが内部負荷回
路からの距離が最も大きい位置にあり、スルーホールｌ
ｂ、ｌｃ、ｌｄ。
層７ｂ〜７１と第２の導電層８の交差部に夫々設けたス
ルーホールｌｌｂ〜ｌｌｉによって電気的接続を行い、
各内部負荷回路１ｂ〜１１に定電圧発生回路９の最低電
圧を供給しているが、このとき、各スルーホールｌｌｂ
〜１１１の第２の導電層８の幅方向における位置を夫々
変化させている。即ち、この図示の例では中央の内部負
荷回路１ａの両側の内部負荷回路１ｂ、１ｒから順次外
側の内部負荷回路に向かってスルーホールの幅方向位置
を内部負荷回路に徐々に近くなるような位置に配設して
いる。つまり、ここではスルーホール１ａが内部負荷回
路からの距離が最も大きい位置にあり、スルーホールｌ
ｂ、ｌｃ、ｌｄ。
１ｅ及びスルーホールｉｆ、Ｉｇ、ｌｈ、ｌｉの順で内
部回路からの距離が短（なるようにしている。
部回路からの距離が短（なるようにしている。
この構成によれば、各内部負荷回路から各スルーホール
に到る名筆１の導電層７ｂ〜７１の実質的な配線長は中
央位置の第１の導電層７ａに比較して両側に位置するも
のほど短い状態にされるので、配線抵抗等がそれだけ低
減されることになる。
に到る名筆１の導電層７ｂ〜７１の実質的な配線長は中
央位置の第１の導電層７ａに比較して両側に位置するも
のほど短い状態にされるので、配線抵抗等がそれだけ低
減されることになる。
このため、第２の導電層８の長さ方向における各スルー
ホールｌｌｂ〜ｌｌｉの配設位置のＩ違による抵抗の相
違をこの第１の導電層における配線抵抗の低減分で補正
でき、結果的に全ての内部負荷回路に達するまでの配線
抵抗を均一化できる。
ホールｌｌｂ〜ｌｌｉの配設位置のＩ違による抵抗の相
違をこの第１の導電層における配線抵抗の低減分で補正
でき、結果的に全ての内部負荷回路に達するまでの配線
抵抗を均一化できる。
このため、定電圧発生回路９から各内部負荷回路１ａ〜
１１に供給される最低電圧の変動を防止でき、電気的特
性に優れた半導体装置を構成できる。
１１に供給される最低電圧の変動を防止でき、電気的特
性に優れた半導体装置を構成できる。
したがって、マスタースライス方式の半導体装置におい
ても単にスルーホールの配設位置を変化調整するだけで
各内部負荷回路に均一な最低電圧を供給でき、設計及び
製造の容易化、迅速化を達成できる。
ても単にスルーホールの配設位置を変化調整するだけで
各内部負荷回路に均一な最低電圧を供給でき、設計及び
製造の容易化、迅速化を達成できる。
ここで、各スルーホールの配設位置は第１．第２の各導
電層の幅、長さによって適宜変化調節することは言うま
でもない。
電層の幅、長さによって適宜変化調節することは言うま
でもない。
以上説明したように本発明は、夫々異なる内部負荷回路
に接続された複数本の第１の導電層と、これら第１の導
電層と略直角に交差して外部最低電源電圧端子に接続さ
れた第２の導電層とを夫々個別に電気接続する複数個の
スルーホール部の位置を第２の導電層の幅方向に相違さ
せているので、マスクスライス方式の半導体装置におい
ても配線パターンの設計を変更調節するだけで各内部負
荷回路に夫々均一な電圧を供給でき、これにより電気的
特性の改善及び製造歩留の向上を達成できる。
に接続された複数本の第１の導電層と、これら第１の導
電層と略直角に交差して外部最低電源電圧端子に接続さ
れた第２の導電層とを夫々個別に電気接続する複数個の
スルーホール部の位置を第２の導電層の幅方向に相違さ
せているので、マスクスライス方式の半導体装置におい
ても配線パターンの設計を変更調節するだけで各内部負
荷回路に夫々均一な電圧を供給でき、これにより電気的
特性の改善及び製造歩留の向上を達成できる。
第１図は本発明の一実施例の一部のレイアウト図、第２
図は要部の拡大図である。 １．１ａ〜１１・・・内部負荷回路、２・・・外部最低
電源電圧端子、３・・・外部最高電源電圧端子、４・・
・信号端子、５ａ〜５１・・・内部配線、６ａ〜６１・
・・スルーホール、７ａ〜７１・・・第１の導電層、８
・・・第２の導電層、９・・・定電圧発生回路、１０・
・・最高電圧配線、ｌｌａ〜ｌｌｉ・・・スルーホール
。
図は要部の拡大図である。 １．１ａ〜１１・・・内部負荷回路、２・・・外部最低
電源電圧端子、３・・・外部最高電源電圧端子、４・・
・信号端子、５ａ〜５１・・・内部配線、６ａ〜６１・
・・スルーホール、７ａ〜７１・・・第１の導電層、８
・・・第２の導電層、９・・・定電圧発生回路、１０・
・・最高電圧配線、ｌｌａ〜ｌｌｉ・・・スルーホール
。
Claims (2)
- （１）夫々異なる内部負荷回路に接続された複数本の第
１の導電層と、これら第１の導電層に交差して所定の電
源電圧端子に接続されている第２の導電層と、前記各第
１の導電層と第２の導電層とを夫々個別に電気接続する
複数個のスルーホール部とを備え、前記各第１の導電層
に対する夫々のスルーホール部の位置を前記第２の導電
層の幅方向に相違させたことを特徴とする半導体装置。 - （２）前記複数個のスルーホール部の中、前記所定の電
源電圧端子から遠い位置のスルーホール部を、第２の導
電層において内部負荷回路に近くなる位置に配置してな
る特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61106746A JP2531628B2 (ja) | 1986-05-12 | 1986-05-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61106746A JP2531628B2 (ja) | 1986-05-12 | 1986-05-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62263654A true JPS62263654A (ja) | 1987-11-16 |
| JP2531628B2 JP2531628B2 (ja) | 1996-09-04 |
Family
ID=14441483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61106746A Expired - Fee Related JP2531628B2 (ja) | 1986-05-12 | 1986-05-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2531628B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58124262A (ja) * | 1982-01-20 | 1983-07-23 | Nec Corp | 集積回路装置 |
| JPS58166743A (ja) * | 1982-03-29 | 1983-10-01 | Nec Corp | マスタ−スライス基板 |
-
1986
- 1986-05-12 JP JP61106746A patent/JP2531628B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58124262A (ja) * | 1982-01-20 | 1983-07-23 | Nec Corp | 集積回路装置 |
| JPS58166743A (ja) * | 1982-03-29 | 1983-10-01 | Nec Corp | マスタ−スライス基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2531628B2 (ja) | 1996-09-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |