JPS6225211B2 - - Google Patents
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- JPS6225211B2 JPS6225211B2 JP57045910A JP4591082A JPS6225211B2 JP S6225211 B2 JPS6225211 B2 JP S6225211B2 JP 57045910 A JP57045910 A JP 57045910A JP 4591082 A JP4591082 A JP 4591082A JP S6225211 B2 JPS6225211 B2 JP S6225211B2
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
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- G01R31/318552—Clock circuits details
Description
【発明の詳細な説明】
(イ) 発明の技術分野
本発明は論理回路システムの試験方式に関し、
特に、論理回路システム内の回路単位群をシフト
レジスタ構成としスキヤンループ機構により論理
回路システムの試験を行なう方式に関する。[Detailed Description of the Invention] (a) Technical Field of the Invention The present invention relates to a testing method for a logic circuit system.
In particular, the present invention relates to a method for testing a logic circuit system using a scan loop mechanism in which a group of circuit units in a logic circuit system is configured as a shift register.
(ロ) 従来技術と問題点
情報処理装置等の論理回路システムにおいて
は、内部の多数の回路素子を試験するために、い
わゆるスキヤンイン／スキヤンアウト機構が採用
され、回路素子の状態を識別可能なようにされて
いる。そしてこのスキヤンイン／スキヤンアウト
機構としては、少ないハードウエア量で効率的に
回路素子の試験を可能にするために、回路素子を
シフトレジスタ接続したスキヤンループ構成が多
用されている。(b) Prior art and problems In logic circuit systems such as information processing equipment, a so-called scan-in/scan-out mechanism is adopted in order to test a large number of internal circuit elements. is being used. As this scan-in/scan-out mechanism, a scan loop configuration in which circuit elements are connected to shift registers is often used in order to enable efficient testing of circuit elements with a small amount of hardware.
第１図は、シフトレジスタ方式のスキヤンイ
ン／スキヤンアウト機構の一般的な構成例であ
り、図中、１―０、…、１―（ｎ―２）、１―
（ｎ―１）、１―ｎはフリツプフロツプ、ラツチ等
を含む回路単位、２は直列入力／並列入出力機能
を有するシフトレジスタ構成のスキヤンレジス
タ、３はシフトコントロール回路、４は入力クロ
ツク信号線、５はスキヤンクロツク信号線、６は
スキヤンモード信号線、７はクロツク数指定信号
線、８はスキヤンイン／アウトデータ線である。 FIG. 1 shows a general configuration example of a shift register type scan-in/scan-out mechanism. In the figure, 1-0, ..., 1-(n-2), 1-
(n-1), 1-n is a circuit unit including flip-flops, latches, etc., 2 is a scan register with a shift register configuration having serial input/parallel input/output functions, 3 is a shift control circuit, 4 is an input clock signal line, 5 is a scan clock signal line, 6 is a scan mode signal line, 7 is a clock number designation signal line, and 8 is a scan in/out data line.
第２図は、第１図の構成を概念的に示した図で
あり、図中、２は第１図と同一のもの、１０は第
１図における１―０、…、１―（ｎ―２）、１―
（ｎ―１）、１―ｎをまとめて表現したものであ
る。 FIG. 2 is a diagram conceptually showing the configuration of FIG. 1. In the figure, 2 is the same as that in FIG. 2), 1-
(n-1), 1-n are collectively expressed.
第１図、第２図に示す従来方式の構成における
スキヤンイン／アウトの手順の１例は以下の通り
である。 An example of the scan-in/out procedure in the conventional configuration shown in FIGS. 1 and 2 is as follows.
(1‐1) 第２図図示のビツトｍへ“１”をスキヤ
ンインする場合。(1-1) When scanning in "1" to bit m shown in Figure 2.
スキヤンモード信号線６を“１”にする。
（スキヤンモード）
クロツク数指定信号線７よりクロツク数
（ｍ＋１）を指定し、スキヤンクロツク信号
線５上に（ｍ＋１）個のクロツクを送出す
る。 Set the scan mode signal line 6 to "1".
(Scan mode) The number of clocks (m+1) is designated from the clock number designation signal line 7, and (m+1) clocks are sent onto the scan clock signal line 5.
スキヤンレジスタ２のビツト“０”に
“１”をセツトする。 Set bit “0” of scan register 2 to “1”.
クロツク数指定信号線７よりクロツク数
（ｎ−ｍ＋ｌ）を指定し、スキヤンクロツク
信号５上に（ｎ−ｍ＋ｌ）個のクロツクを送
出する。 The number of clocks (n-m+l) is designated from the clock number designation signal line 7, and (n-m+l) clocks are sent on the scan clock signal 5.
スキヤンモード信号線６を“０”とし、ス
キヤンモードをリセツトする。 The scan mode signal line 6 is set to "0" to reset the scan mode.
(1‐2) 第２図図示のビツトｍからスキヤンアウ
トする場合。(1-2) When scanning out from bit m shown in Figure 2.
スキヤンモード信号線６を“１”にする。
（スキヤンモード）
クロツク数指定信号線７よりクロツク数
（ｍ＋１）を指定し、スキヤンクロツク信号
線５上に（ｍ＋１）個のクロツクを送出す
る。 Set the scan mode signal line 6 to "1".
(Scan mode) The number of clocks (m+1) is designated from the clock number designation signal line 7, and (m+1) clocks are sent onto the scan clock signal line 5.
スキヤンレジスタ２のビツト“０”を読取
る。 Read bit “0” of scan register 2.
クロツク数指定信号線７よりクロツク数
（ｎ−ｍ＋ｌ）を指定し、スキヤンクロツク
信号線５上に（ｎ−ｍ＋ｌ）個のクロツクを
送出する。 The number of clocks (n-m+l) is designated from the clock number designation signal line 7, and (n-m+l) clocks are sent onto the scan clock signal line 5.
スキヤンモード信号線６を“０”とし、ス
キヤンモードをリセツトする。 The scan mode signal line 6 is set to "0" to reset the scan mode.
上記従来方式の場合、以下に説明する問題点が
存在する。すなわち、第１図、第２図に示す構成
においては、スキヤンループ内のフリツプフロツ
プ（またはラツチ）の固定障害発生時にスキヤン
を一度実行すると、ループ内の全フリツプフロツ
プ（またはラツチ）が“０”または“１”とな
り、スキヤンモードをリセツトして次の正常クロ
ツクを進めても回路は正常な論理動作を行なうこ
とができなくなる。 In the case of the above conventional method, there are problems described below. That is, in the configurations shown in FIGS. 1 and 2, if a scan is executed once when a fixed fault occurs in a flip-flop (or latch) in the scan loop, all flip-flops (or latches) in the loop become "0" or "0". 1'', and even if the scan mode is reset and the next normal clock is advanced, the circuit will not be able to perform normal logic operations.
さらに、次のスキヤンアウトデータがオール
“０”（または“１”）となつて、この方法での障
害調査の続行が不可能となる。たとえば、第３図
図示のビツトｍが“０”固定障害の場合、１回ス
キヤン動作を実行するとループ内はすべて“０”
となる。 Furthermore, the next scan-out data becomes all "0" (or "1"), making it impossible to continue fault investigation using this method. For example, if bit m shown in Fig. 3 is a fixed "0" fault, if the scan operation is executed once, everything in the loop becomes "0".
becomes.
(ハ) 発明の目的
本発明は上記問題点を解決し、スキヤンループ
中の固定障害素子の早期発見を可能にすることを
目的としている。(c) Purpose of the Invention The purpose of the present invention is to solve the above-mentioned problems and to enable early detection of fixed faulty elements in the scan loop.
(ニ) 発明の構成
上記目的を達成するために本発明は、論理回路
システム内にもうけられている各種回路単位をそ
れぞれ直列に接続し、該回路単位群をシフトレジ
スタとして動作可能とし、該シフトレジスタとし
て動作可能とされた回路単位群の先頭の位置の回
路単位にシフトレジスタ構成のスキヤンレジスタ
よりスキヤンインデータを入力し、該回路単位群
の最後の位置の回路単位よりスキヤンアウトデー
タを取出し上記スキヤンレジスタに入力するスキ
ヤンループ機構により当該論理回路システムの試
験を行なう論理回路システム試験方式において、
上記スキヤンループ機構を制御するテスト・モー
ド信号をもうけ、該テスト・モード信号が一方の
論理値を有するとき、上記スキヤンレジスタから
の出力データを上記先頭の位置の回路単位に入力
するとともに上記スキヤンループ機構を予め定め
られたクロツク制御モードで動作せしめ、一方、
該テスト・モード信号が他方の論理値を有すると
き、上記スキヤンレジスタからの出力データを上
記先頭の位置の回路単位に入力することを禁止し
代りに所望のテストデータを上記先頭の位置の回
路単位に入力するとともに上記スキヤンループ機
構を常時出力のスキヤンクロツクにより動作せし
めるようにしたことを特徴とする。(d) Structure of the Invention In order to achieve the above object, the present invention connects various circuit units provided in a logic circuit system in series, enables the group of circuit units to operate as a shift register, and Input scan-in data from a scan register having a shift register configuration to the circuit unit at the head position of a circuit unit group that can operate as a register, and extract scan-out data from the circuit unit at the last position of the circuit unit group as described above. In a logic circuit system testing method that tests the logic circuit system using a scan loop mechanism that inputs input to a scan register,
A test mode signal for controlling the scan loop mechanism is provided, and when the test mode signal has one logical value, the output data from the scan register is input to the circuit unit at the top position, and the scan loop is input to the circuit unit at the top position. causing the mechanism to operate in a predetermined clock-controlled mode, while
When the test mode signal has the other logical value, inputting the output data from the scan register to the circuit unit at the top position is prohibited, and instead, the desired test data is input to the circuit unit at the top position. The present invention is characterized in that the scan loop mechanism is operated by a scan clock that is constantly output.
(ホ) 発明の実施例
第４図は本発明による実施例のスキヤンイン／
アウト機構のブロツク図であり、第１図と同一番
号のものは同一のもの、３′はシフトクロツクコ
ントロール回路、１１はテストデータ送出制御回
路、１２はテストモード信号線、１３はテストデ
ータ線である。(E) Embodiment of the invention FIG. 4 is a scan-in/example of the embodiment of the invention.
This is a block diagram of the output mechanism, in which the same numbers as in FIG. It is.
第５図は、第４図におけるテストデータ送出制
御回路１１の詳細回路図であり、第４図と同一番
号のものは同一のもの、１４はスキヤンレジスタ
２からの入力信号線、１５は回路単位１−ｎへの
出力信号線、１６〜１８はナンドゲートである。 FIG. 5 is a detailed circuit diagram of the test data transmission control circuit 11 in FIG. 4, where the same numbers as in FIG. 4 are the same, 14 is an input signal line from the scan register 2, and 15 is a circuit unit. Output signal lines 16 to 18 to 1-n are NAND gates.
第６図は、第４図におけるシフトクロツクコン
トロール回路３′の詳細回路図であり、図中、第
４図と同一番号のものは同一のもの、２０は指定
クロツク数送出回路、２１〜２３はアンドゲー
ト、２４はオアゲートである。 6 is a detailed circuit diagram of the shift clock control circuit 3' in FIG. 4. In the figure, the same numbers as in FIG. 4 are the same, 20 is a designated clock number sending circuit, 21 to 23 is an AND gate, and 24 is an OR gate.
スキヤンモード時における図示実施例の動作は
以下の通りである。 The operation of the illustrated embodiment in scan mode is as follows.
まず、テストモード信号線１２が“０”のとき
は、テストデータ送出制御回路１１において、テ
ストデータ線１３上の信号は無視され、スキヤン
レジスタ２からの入力信号線１４上の信号がナン
ドゲート１８から送出され、出力信号線１５によ
り先頭の回路単位１−ｎに入力される。また、シ
フトクロツクコントロール回路３′においては、
アンドゲート２３が非導通状態、アンドゲート２
２が導通状態とされるため、クロツク数指定信号
線７により指定された数のスキヤンクロツクがス
キヤンクロツク信号線５上に送出される。すなわ
ち、テストモード信号線１２が“０”のときは、
従来方式と同一の動作が行なわれる。 First, when the test mode signal line 12 is "0", the test data transmission control circuit 11 ignores the signal on the test data line 13, and the signal on the input signal line 14 from the scan register 2 is transmitted from the NAND gate 18. The signal is sent out and input to the first circuit unit 1-n via the output signal line 15. In addition, in the shift clock control circuit 3',
AND gate 23 is non-conductive, AND gate 2
2 is rendered conductive, the number of scan clocks designated by the clock number designation signal line 7 is sent onto the scan clock signal line 5. That is, when the test mode signal line 12 is "0",
The same operation as the conventional method is performed.
次に、テストモード信号線１２が“１”のとき
は、テストデータ送出制御回路１１において、ス
キヤンレジスタ２からの入力信号線１４上の信号
は無視され、テストデータ線１３上の信号がナン
ドゲート１８から送出され、出力信号線１５によ
り先頭の回路単位１−ｎに入力される。 Next, when the test mode signal line 12 is "1", in the test data transmission control circuit 11, the signal on the input signal line 14 from the scan register 2 is ignored, and the signal on the test data line 13 is transmitted to the NAND gate 18. , and is input to the first circuit unit 1-n via the output signal line 15.
また、シフトクロツクコントロール回路３′に
おいては、アンドゲート２２が非導通状態、アン
ドゲート２３が導通状態とされるため、入力クロ
ツク信号線４上のクロツクがアンドゲート２１、
アンドゲート２３、オアゲート２４を通して、連
続的にスキヤンクロツク信号線５上に送出されて
ゆく。 In the shift clock control circuit 3', the AND gate 22 is in a non-conducting state and the AND gate 23 is in a conducting state, so that the clock on the input clock signal line 4 is
The signal is continuously sent onto the scan clock signal line 5 through the AND gate 23 and the OR gate 24.
このテストモード信号線１２を“１”としてテ
ストモードの試験を行なうとき、テストデータ線
１３上に障害素子の障害固定値とは逆の値をテス
トデータとしてセツトし送出するようにすれば、
障害素子を含む回路単位１−ｉにおいてはその入
力値と出力値が異なることになる。したがつて、
この試験方法を用いることにより、固定障害素子
を容易にかつ早期に発見することが可能となる。 When performing a test mode test with this test mode signal line 12 set to "1", if a value opposite to the failure fixed value of the failure element is set on the test data line 13 as test data and sent out,
In the circuit unit 1-i including the faulty element, its input value and output value are different. Therefore,
By using this test method, fixed faulty elements can be detected easily and early.
本発明による試験方式を実施する場合、通常時
は非テスト・モードでスキヤンイン／アウト試験
を行ない、固定障害の可能性が見出されたときテ
スト・モードに切替えてオール“０”またはオー
ル“１”のテストデータを入力して試験するよう
にすることにより、効率の良い論理回路システム
試験が可能となる。 When implementing the test method according to the present invention, scan-in/out tests are normally performed in a non-test mode, and when a possibility of a fixed fault is found, the test mode is switched to all "0's" or all "1's". By inputting and testing the test data, it becomes possible to perform efficient logic circuit system testing.
(ヘ) 発明の効果
以上説明したように本発明によれば、固定障害
素子を早期に発見可能なスキヤンイン／アウト試
験方式を実現することが可能となり、その効果は
極めて大である。(F) Effects of the Invention As explained above, according to the present invention, it is possible to realize a scan-in/out test method that can detect fixed faulty elements at an early stage, and its effects are extremely large.
第１図はスキヤンイン／スキヤンアウト機構の
一般的な構成例、第２図は第１図の構成を概念的
に示した図、第３図は固定障害の例を示す図、第
４図は本発明による実施例のスキヤンイン／アウ
ト機構のブロツク図、第５図はテストデータ送出
制御回路の詳細回路図、第６図はシフトクロツク
コントロール回路の詳細回路図である。
第４図において、１−０〜１−ｎは回路単位、
２はスキヤンレジスタ、３′はシフトクロツクコ
ントロール回路、１１はテストデータ送出制御回
路である。
Figure 1 is a general configuration example of a scan-in/scan-out mechanism, Figure 2 is a conceptual diagram of the configuration in Figure 1, Figure 3 is a diagram showing an example of a fixed failure, and Figure 4 is a diagram showing the main structure of the scan-in/scan-out mechanism. FIG. 5 is a detailed circuit diagram of a test data sending control circuit, and FIG. 6 is a detailed circuit diagram of a shift clock control circuit. In Fig. 4, 1-0 to 1-n are circuit units,
2 is a scan register, 3' is a shift clock control circuit, and 11 is a test data transmission control circuit.
Claims (1)
回路単位をそれぞれ直列に接続し、該回路単位群
をシフトレジスタとして動作可能とし、該シフト
レジスタとして動作可能とされた回路単位群の先
頭の位置の回路単位にシフトレジスタ構成のスキ
ヤンレジスタよりスキヤンインデータを入力し、
該回路単位群の最後の位置の回路単位よりスキヤ
ンアウトデータを取出し上記スキヤンレジスタに
入力するスキヤンループ機構により当該論理回路
システムの試験を行なう論理回路システム試験方
式において、上記スキヤンループ機構を制御する
テスト・モード信号をもうけ、該テスト・モード
信号が一方の論理値を有するとき、上記スキヤン
レジスタからの出力データを上記先頭の位置の回
路単位に入力するとともに上記スキヤンループ機
構を予め定められたクロツク制御モードで動作せ
しめ、一方、該テスト・モード信号が他方の論理
値を有するとき、上記スキヤンレジスタからの出
力データを上記先頭の位置の回路単位に入力する
ことを禁止し代りに所望のテストデータを上記先
頭の位置の回路単位に入力するとともに上記スキ
ヤンループ機構を常時出力のスキヤンロツクによ
り動作せしめるようにしたことを特徴とする論理
回路システムの試験方式。1 Each of the various circuit units provided in a logic circuit system is connected in series, and each group of circuit units is enabled to operate as a shift register, and the circuit at the head position of the group of circuit units that is enabled to operate as a shift register. Input scan-in data from a scan register with a shift register configuration in the unit,
A test for controlling the scan loop mechanism in a logic circuit system testing method in which the logic circuit system is tested by a scan loop mechanism that extracts scan-out data from the circuit unit at the last position of the circuit unit group and inputs it to the scan register.・When a mode signal is generated and the test mode signal has one logical value, the output data from the scan register is input to the circuit unit at the top position, and the scan loop mechanism is controlled by a predetermined clock. On the other hand, when the test mode signal has the other logical value, the output data from the scan register is prohibited from being input to the circuit unit at the top position, and the desired test data is input instead. A test method for a logic circuit system, characterized in that input is input to the circuit unit at the top position, and the scan loop mechanism is operated by a scan lock that constantly outputs.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57045910A JPS58163049A (en) | 1982-03-23 | 1982-03-23 | Test system of logical circuit system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57045910A JPS58163049A (en) | 1982-03-23 | 1982-03-23 | Test system of logical circuit system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58163049A JPS58163049A (en) | 1983-09-27 |
| JPS6225211B2 true JPS6225211B2 (en) | 1987-06-02 |
Family
ID=12732394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57045910A Granted JPS58163049A (en) | 1982-03-23 | 1982-03-23 | Test system of logical circuit system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58163049A (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142432A (en) * | 1983-12-28 | 1985-07-27 | Fujitsu Ltd | Serial data scan in/out system |
| JPS61193082A (en) * | 1985-02-21 | 1986-08-27 | Nec Corp | Scan path system of lsi |
| JPH0743655B2 (en) * | 1985-08-28 | 1995-05-15 | 日本電気株式会社 | Information processing equipment |
-
1982
- 1982-03-23 JP JP57045910A patent/JPS58163049A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58163049A (en) | 1983-09-27 |
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