JPS62245815A - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
- Publication number
- JPS62245815A JPS62245815A JP8966586A JP8966586A JPS62245815A JP S62245815 A JPS62245815 A JP S62245815A JP 8966586 A JP8966586 A JP 8966586A JP 8966586 A JP8966586 A JP 8966586A JP S62245815 A JPS62245815 A JP S62245815A
- Authority
- JP
- Japan
- Prior art keywords
- output
- pulse width
- switch
- width modulation
- analog input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010354 integration Effects 0.000 abstract description 5
- 238000001514 detection method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 101001001429 Homo sapiens Inositol monophosphatase 1 Proteins 0.000 description 1
- 102100035679 Inositol monophosphatase 1 Human genes 0.000 description 1
- 206010033799 Paralysis Diseases 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000011999 immunoperoxidase monolayer assay Methods 0.000 description 1
- GHZKGHQGPXBWSN-UHFFFAOYSA-N methyl(propan-2-yloxy)phosphinic acid Chemical compound CC(C)OP(C)(O)=O GHZKGHQGPXBWSN-UHFFFAOYSA-N 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、帰還形パルス幅変調方式を用いたパルス幅変
調回路に関するものである。
調回路に関するものである。
この神の変調回路の従来例を第３図に示ず。図において
ｒＧは積分器、ＣＯＰは比較器、±Ｉｓは正、負のｊ！
準電源、８１．８２は一対の切替えスイッチ、±ＥＣは
繰返し周期を定める為の方形波クロック発生器である。
ｒＧは積分器、ＣＯＰは比較器、±Ｉｓは正、負のｊ！
準電源、８１．８２は一対の切替えスイッチ、±ＥＣは
繰返し周期を定める為の方形波クロック発生器である。
この構成の変調器においては、正、負の基準電源：ｌ二
（Ｓは比較器ＣＯＰの出力で駆動されるスイッチＳｌ、
８２により交互に切替えられ、アナログ人力ＥＸ及び方
形波クロック士ＥＣと共に積分器ＩＧにおいて加算積分
される。比較器ＣＯＰは積分！９ＩＧの出力ｅｏを零レ
ベルと比較し、ｅ。
（Ｓは比較器ＣＯＰの出力で駆動されるスイッチＳｌ、
８２により交互に切替えられ、アナログ人力ＥＸ及び方
形波クロック士ＥＣと共に積分器ＩＧにおいて加算積分
される。比較器ＣＯＰは積分！９ＩＧの出力ｅｏを零レ
ベルと比較し、ｅ。
〉Ｏのとき一ト１ｓが、ｅｏ＜Ｑのとき一■Ｓが積分器
ＩＧに加えられるようにスイッチ８１．８２が駆動され
る。即ち、回路は閏ループが形成され、系は不連続であ
るが貞婦）９どなる。このとぎ基準電源±Ｉｓはアナロ
グ人力ＥＸの値に応じてパルス幅変調され、そのパルス
幅変調信号ＰＷＭは出力端子ＯＵＴより取出される。
ＩＧに加えられるようにスイッチ８１．８２が駆動され
る。即ち、回路は閏ループが形成され、系は不連続であ
るが貞婦）９どなる。このとぎ基準電源±Ｉｓはアナロ
グ人力ＥＸの値に応じてパルス幅変調され、そのパルス
幅変調信号ＰＷＭは出力端子ＯＵＴより取出される。
このような構成の帰還形パルス幅変調方式を用いたパル
ス幅変調回路は高精度でアナログ入力をディジタル信号
に変操することの出来るアナログディジタル変換器用と
し′Ｃ公知のものあるが、繰返し周期を定める為の方形
波クロック±ＥＣの発生用として低ノイズで、高安定の
クロック発生器を必要とする。
ス幅変調回路は高精度でアナログ入力をディジタル信号
に変操することの出来るアナログディジタル変換器用と
し′Ｃ公知のものあるが、繰返し周期を定める為の方形
波クロック±ＥＣの発生用として低ノイズで、高安定の
クロック発生器を必要とする。
本発明は主としてこの点を解決する為になされたもので
、高安定のクロック発生器を必要としないす、■連形パ
ルス幅変調方式を用いたパルス幅変調回路を提供するこ
とを目的としたものである。
、高安定のクロック発生器を必要としないす、■連形パ
ルス幅変調方式を用いたパルス幅変調回路を提供するこ
とを目的としたものである。
本発明は上記の目的を達成する為に、アナログ入力を積
分する積分器に接続された比較器、Ｊ５よびこの比較器
の出力の変化のエッジ０￥号と基準周波数発生器の出力
の変化のＬツジ信号とで駆動され基準電流を前記積分器
に導くスイッチを供え、このスイッチの駆動信号に対応
した信号をパルス幅変調信号として取出すように構成し
たものである。以下、実ＩＭＰＡについて説明する。
分する積分器に接続された比較器、Ｊ５よびこの比較器
の出力の変化のエッジ０￥号と基準周波数発生器の出力
の変化のＬツジ信号とで駆動され基準電流を前記積分器
に導くスイッチを供え、このスイッチの駆動信号に対応
した信号をパルス幅変調信号として取出すように構成し
たものである。以下、実ＩＭＰＡについて説明する。
第１図は本発明に係わるパルス幅変調回路の一実施例の
接続図である。図において、ＩＧは演痺増幅器Ａとその
帰還回路にコンデンナＣを有する積分器、ＲＸは積分器
ｒＧの入力抵抗である。ＥＸはアナログ入力を示すもの
で、入力抵抗ＲＸを介して積分器ＩＧに加えられる。Ｃ
ＯＰ ｔ、！積分器ＩＧの出力を零ボルトと比較する比
較器、ＩＳは基準電流源、ＳＷは基準電流源Ｉｓをオン
、オフするスイッチで、この基準電流源はスイッチＳＷ
を介し′ｔ′積分器ＩＧの加算点に接続されている。
接続図である。図において、ＩＧは演痺増幅器Ａとその
帰還回路にコンデンナＣを有する積分器、ＲＸは積分器
ｒＧの入力抵抗である。ＥＸはアナログ入力を示すもの
で、入力抵抗ＲＸを介して積分器ＩＧに加えられる。Ｃ
ＯＰ ｔ、！積分器ＩＧの出力を零ボルトと比較する比
較器、ＩＳは基準電流源、ＳＷは基準電流源Ｉｓをオン
、オフするスイッチで、この基準電流源はスイッチＳＷ
を介し′ｔ′積分器ＩＧの加算点に接続されている。
Ｏ２０は基準周波数発生器、ＳＷＣはスイッチＳＷのオ
ン、オフをコント［１−ルする信号ｃｏｎｔを発生する
ロジック回路で、一方の入力端子であるリセット端子Ｒ
には比較器ＣＯＰの出力が、又他方の入力端子であるセ
ット端子Ｓには基準周波数発生ａｏｓｃの出力が加えら
れている。この【コシツク回路はＲ−Ｓフリップ・フロ
ップで構成されている。コントロール信号ｃｏｎｔを出
力するロジック回路ＳＷＣの出力端０はスイッチＳＷに
接続されると共に、出力端子ＯＵＴに接続されている。
ン、オフをコント［１−ルする信号ｃｏｎｔを発生する
ロジック回路で、一方の入力端子であるリセット端子Ｒ
には比較器ＣＯＰの出力が、又他方の入力端子であるセ
ット端子Ｓには基準周波数発生ａｏｓｃの出力が加えら
れている。この【コシツク回路はＲ−Ｓフリップ・フロ
ップで構成されている。コントロール信号ｃｏｎｔを出
力するロジック回路ＳＷＣの出力端０はスイッチＳＷに
接続されると共に、出力端子ＯＵＴに接続されている。
このロジック回路はそのＲ，Ｓ端子に加えられるｆａ＠
の各エツジ（Ｅｄ９１のみで表１に示すようにそのコン
トロール１３号ｃｏｎｔが変化し、これによりスイッチ
ＳＷが駆動されるようになっている。
の各エツジ（Ｅｄ９１のみで表１に示すようにそのコン
トロール１３号ｃｏｎｔが変化し、これによりスイッチ
ＳＷが駆動されるようになっている。
表 １
このような構成の本発明に係わるパルス幅変調回路の動
作を第２図の波形図を用いて説明すると次の如くなる。
作を第２図の波形図を用いて説明すると次の如くなる。
基準周波数発生器ｏＳＣは第２図（イ）に示ず如く周明
王の方形波を発生し、この方形波信号はスイッチ・コン
トロール・ロジック回路ｓｗｃのセット端子Ｓに加えら
れる。回路ＳＷＣにおいては、そのセット端子Ｓに加え
られる方形波信号の立上がりエツジ信号によってスイッ
チＳＷを閉（ＭＡＫＥ）にするコントロール信号ｃｏｎ
ｔを出力する。その結果、積分ｎｒａはアナログ人力Ｅ
×と基準電流源Ｉｓの出力電流Ｉを加算積分し、その積
分器出力は比較器ＣｏＰに加えられる。積分器ＩＧの出
力ｖｏの波形を第２図（ニ）に示す。
王の方形波を発生し、この方形波信号はスイッチ・コン
トロール・ロジック回路ｓｗｃのセット端子Ｓに加えら
れる。回路ＳＷＣにおいては、そのセット端子Ｓに加え
られる方形波信号の立上がりエツジ信号によってスイッ
チＳＷを閉（ＭＡＫＥ）にするコントロール信号ｃｏｎ
ｔを出力する。その結果、積分ｎｒａはアナログ人力Ｅ
×と基準電流源Ｉｓの出力電流Ｉを加算積分し、その積
分器出力は比較器ＣｏＰに加えられる。積分器ＩＧの出
力ｖｏの波形を第２図（ニ）に示す。
比較器ＣＯＰは積分器出力が零ボルトに達するとこれを
検出する。この検出信号はロジック回路ＳＷＣのリセッ
ト端子ＲにＩＪＩＩえられる。ロジック回路ＳＷＣにお
いては、第２図（ハ）に示？ｊ如くリセット端子Ｒに加
えられる信号の立下がりエツジによりスイッチＳＷを開
（Ｂ ＲＥ Ａ Ｋ ）にするコントロール信号を出力
する。その結果、積分器ＩＧは被変換のアナログ人力Ｅ
Ｘのみを積分する。
検出する。この検出信号はロジック回路ＳＷＣのリセッ
ト端子ＲにＩＪＩＩえられる。ロジック回路ＳＷＣにお
いては、第２図（ハ）に示？ｊ如くリセット端子Ｒに加
えられる信号の立下がりエツジによりスイッチＳＷを開
（Ｂ ＲＥ Ａ Ｋ ）にするコントロール信号を出力
する。その結果、積分器ＩＧは被変換のアナログ人力Ｅ
Ｘのみを積分する。
この積分は基準周波数発生器ｏｓｃが発生する方形波信
号の次の立上がりエツジによってロジック回路ＳＷＣが
発生するコントロール信号ｃ ｏ ｎ ｔによりスイッ
チＳＷが］閉じるまで継続される。即ち、回路は閉ルー
プを形成し、系は不連続ではあるが負帰還となる。ロジ
ック回路ＳＷＣが出力するコント【１−小信号ｃｏｎ
ｔの波形を第２図（口〉に示づ。この図において、ｔｌ
はスイン（−Ｓ Ｗが閉じている期間、ｔ２は開いてい
る期間を示すものである。
号の次の立上がりエツジによってロジック回路ＳＷＣが
発生するコントロール信号ｃ ｏ ｎ ｔによりスイッ
チＳＷが］閉じるまで継続される。即ち、回路は閉ルー
プを形成し、系は不連続ではあるが負帰還となる。ロジ
ック回路ＳＷＣが出力するコント【１−小信号ｃｏｎ
ｔの波形を第２図（口〉に示づ。この図において、ｔｌ
はスイン（−Ｓ Ｗが閉じている期間、ｔ２は開いてい
る期間を示すものである。
ここで、
し １＋ｔ２＝Ｔ
・・・（１）（ＥＸ／ＲＸ）−（
ｔ： １．／Ｔ）・］ ・・・（２）より （Ｅ Ｘ 、／ ＲＸ ） ・ （１／ ｒ
）＝ （ｔｌ、／ （ｔ １＋ｔ２））
・・・（３）（３）式より明らかなように、ｔｌと
（ｔ １ ＋ ｔ ２ ＞の比はアナログ人力ＥＸによ
って抵１７′Ｌｉ子ＲＸを流れる電流と、基準電流Ｉと
の比となる。よって、基準電流源［Ｓをオン、Ａ）する
スイッチＳＷを制御するパルスのパルス幅、即ちパルス
幅変調出力がアナログ人力ＥＸによって変調を受けたこ
とになる。この変調出力ＰＷＭは出力端子ＯＵＴより取
出される。
・・・（１）（ＥＸ／ＲＸ）−（
ｔ： １．／Ｔ）・］ ・・・（２）より （Ｅ Ｘ 、／ ＲＸ ） ・ （１／ ｒ
）＝ （ｔｌ、／ （ｔ １＋ｔ２））
・・・（３）（３）式より明らかなように、ｔｌと
（ｔ １ ＋ ｔ ２ ＞の比はアナログ人力ＥＸによ
って抵１７′Ｌｉ子ＲＸを流れる電流と、基準電流Ｉと
の比となる。よって、基準電流源［Ｓをオン、Ａ）する
スイッチＳＷを制御するパルスのパルス幅、即ちパルス
幅変調出力がアナログ人力ＥＸによって変調を受けたこ
とになる。この変調出力ＰＷＭは出力端子ＯＵＴより取
出される。
（発明の効果）
以上説明した如く、本発明によれば第３図で説明した従
来のパルス幅変調回路において必須の構成蟹件であった
高安定の基準クロック±ＥＣを発生する発生器が不要で
あるので構成が簡略化され。
来のパルス幅変調回路において必須の構成蟹件であった
高安定の基準クロック±ＥＣを発生する発生器が不要で
あるので構成が簡略化され。
低コスト化されると共に、次のような効果もある。
１）３！統してＥＸを入力しているため、基準周波数発
生＠ｏｓｃに加えられる基準りｉ」ツタの整数倍の信号
はパルス幅変調信号Ｐ Ｗ Ｍ （／Ｊ誤差にはなｌろ
イ家 い 。
生＠ｏｓｃに加えられる基準りｉ」ツタの整数倍の信号
はパルス幅変調信号Ｐ Ｗ Ｍ （／Ｊ誤差にはなｌろ
イ家 い 。
２）パルス幅変調信号ＰＷＭの片側が塞準周波敗ｆ／を
器Ｏ８Ｃの出力信号に同期しているため、他の回路との
桓ＪＪｌｌ］がとりやすい。
器Ｏ８Ｃの出力信号に同期しているため、他の回路との
桓ＪＪｌｌ］がとりやすい。
３）比較器ＣｏＰが直流の帰還ループの中にあるため、
比較器ＣｏＰのコンパレートレベルは精度に影響しない
。
比較器ＣｏＰのコンパレートレベルは精度に影響しない
。
Ｉ′Ｉ）高１西な部品を使用せずに積分型の中でも最も
高い直線性、及び単調性が得られやすいパルス幅変調回
路を実現することができる。
高い直線性、及び単調性が得られやすいパルス幅変調回
路を実現することができる。
５）積分器の出力に±ＥＣによる振幅が加わらないため
、出力のダイナミックレンジを有効に使うことができる
。
、出力のダイナミックレンジを有効に使うことができる
。
第１図は本発明回路の一実施例の接続図、第２図１よ第
１図回路の動作を説明するための波形図、第３図は従来
回路の一例の接続図である。 ［Ｇ・・・積分器、ＣＯＰ・・・比較器、ＳＷ・・・ス
イッチ、Ｉｓ・・・！！準電電流源ＳＷＣ・・・ロジッ
ク回路、Ｏ２０・・・基準周波数発生器。 第１図 第２図 、、さ、３ 区
１図回路の動作を説明するための波形図、第３図は従来
回路の一例の接続図である。 ［Ｇ・・・積分器、ＣＯＰ・・・比較器、ＳＷ・・・ス
イッチ、Ｉｓ・・・！！準電電流源ＳＷＣ・・・ロジッ
ク回路、Ｏ２０・・・基準周波数発生器。 第１図 第２図 、、さ、３ 区
Claims (1)
- アナログ入力を積分する積分器、この積分器に接続され
た比較器、及びこの比較器の出力の変化のエッジ信号と
基準周波数発生器の出力の変化のエッジ信号とで駆動さ
れ基準電流を前記積分器に導くスイッチを具備し、この
スイッチの駆動信号に対応した信号をパルス幅変調信号
として取り出すようにしたパルス幅変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8966586A JPS62245815A (ja) | 1986-04-18 | 1986-04-18 | パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8966586A JPS62245815A (ja) | 1986-04-18 | 1986-04-18 | パルス幅変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62245815A true JPS62245815A (ja) | 1987-10-27 |
Family
ID=13977041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8966586A Pending JPS62245815A (ja) | 1986-04-18 | 1986-04-18 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62245815A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101200946B1 (ko) * | 2005-01-13 | 2012-11-13 | 오끼 덴끼 고오교 가부시끼가이샤 | 펄스폭 변조회로 |
-
1986
- 1986-04-18 JP JP8966586A patent/JPS62245815A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101200946B1 (ko) * | 2005-01-13 | 2012-11-13 | 오끼 덴끼 고오교 가부시끼가이샤 | 펄스폭 변조회로 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4399499A (en) | Bi-lateral four quadrant power converter | |
| JPH10126170A (ja) | スイッチング増幅器閉ループデュアルコンパレータ変調技法 | |
| KR19990044094A (ko) | 대향된 전류 전력변환기 | |
| KR900007696B1 (ko) | 교류전동기의 구동장치 | |
| GB2130456A (en) | Triangle wave generator | |
| JPS62245815A (ja) | パルス幅変調回路 | |
| JPS62293817A (ja) | パルス幅変調器 | |
| US4736152A (en) | Load current interference reducing apparatus | |
| JPS6379415A (ja) | チヨツパ型コンパレ−タ | |
| JPH04340841A (ja) | 電話の信号器回路 | |
| SU508883A1 (ru) | Транзисторный инвертор | |
| JPS5920692Y2 (ja) | ｆ／ｖ変換回路 | |
| JPS62245821A (ja) | アナログ・デジタル変換器 | |
| SU1700721A1 (ru) | Устройство дл управлени инвертором напр жени | |
| JPH0328606Y2 (ja) | ||
| JPS62130016A (ja) | パルス幅変調制御回路 | |
| SU591846A1 (ru) | Импульсный стабилизатор посто нного напр жени | |
| SU1554109A1 (ru) | Управл емый фазовращатель | |
| JP2747830B2 (ja) | インバータ制御回路 | |
| JPS6029685Y2 (ja) | 積算器 | |
| JPS63246025A (ja) | パルス周波数変調回路 | |
| RU2111526C1 (ru) | Релейный регулятор тока | |
| JPS59202724A (ja) | アナログ・デイジタル変換器 | |
| JPS5936420A (ja) | 電圧−周波数変換回路 | |
| JPS6354248B2 (ja) |