JPS622336B2 - - Google Patents
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- JPS622336B2 JPS622336B2 JP55166026A JP16602680A JPS622336B2 JP S622336 B2 JPS622336 B2 JP S622336B2 JP 55166026 A JP55166026 A JP 55166026A JP 16602680 A JP16602680 A JP 16602680A JP S622336 B2 JPS622336 B2 JP S622336B2
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- 230000003111 delayed effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- 230000015654 memory Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/273—Tester hardware, i.e. output processing circuits
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は例えば半導体メモリ或はその他の論
理回路の良、否を判定する試験器に用いる論理比
較装置に関し、特に複数の被試験素子を効率よく
試験することができる論理比較装置を提供しよう
とするものである。
理回路の良、否を判定する試験器に用いる論理比
較装置に関し、特に複数の被試験素子を効率よく
試験することができる論理比較装置を提供しよう
とするものである。
半導体メモリ等の各種半導体論理素子を試験す
るには一般に第１図に示すような構成によつて試
験される。つまり試験パターン発生器１１１から
試験パターン１１２を被試験素子１１３に与え、
その試験パターン１１２を一旦被試験素子１１３
に記憶させ、その読出出力１１４を論理比較装置
１１５に与える。論理比較装置１１５には別に試
験パターン発生器１１１から出力される期待値パ
ターン１１６が供給され、この期待値パターン１
１６と被試験素子１１３からの読出出力とを比較
しその一致、不一致を比較し、仮に不一致が検出
されると出力端子１１７にフエイル信号１１８が
出力されその被試験素子１１３は不良と判定され
る。
るには一般に第１図に示すような構成によつて試
験される。つまり試験パターン発生器１１１から
試験パターン１１２を被試験素子１１３に与え、
その試験パターン１１２を一旦被試験素子１１３
に記憶させ、その読出出力１１４を論理比較装置
１１５に与える。論理比較装置１１５には別に試
験パターン発生器１１１から出力される期待値パ
ターン１１６が供給され、この期待値パターン１
１６と被試験素子１１３からの読出出力とを比較
しその一致、不一致を比較し、仮に不一致が検出
されると出力端子１１７にフエイル信号１１８が
出力されその被試験素子１１３は不良と判定され
る。
この発明はこのような論理回路試験器用論理比
較装置１１５の改良に関するものである。
較装置１１５の改良に関するものである。
従来は一つの試験器に複数の被試験素子装着部
を設け、この装着部に同時に試験パターンを与え
各装着部に装着した被試験素子の出力信号を選択
的に論理比較装置に与えるようにし、一つの被試
験素子を交換する間に他の被試験素子を試験する
ようにし、試験器に遊び時間が発生しないように
している。
を設け、この装着部に同時に試験パターンを与え
各装着部に装着した被試験素子の出力信号を選択
的に論理比較装置に与えるようにし、一つの被試
験素子を交換する間に他の被試験素子を試験する
ようにし、試験器に遊び時間が発生しないように
している。
第２図にその一例を示す。この例では二つの被
試験素子１１３Ａ，１１３Ｂを試験する場合であ
り、二つの素子１１３Ａ，１１３Ｂの同一端子か
ら出力される信号を比較する論理比較装置の部分
を示す。従つて実際は第２図に示す回路構成が素
子１１３Ａ，１１３Ｂの出力端子の数だけ設けら
れるものである。
試験素子１１３Ａ，１１３Ｂを試験する場合であ
り、二つの素子１１３Ａ，１１３Ｂの同一端子か
ら出力される信号を比較する論理比較装置の部分
を示す。従つて実際は第２図に示す回路構成が素
子１１３Ａ，１１３Ｂの出力端子の数だけ設けら
れるものである。
第２図において２１１，２１２は論理判定回路
である。この論理判定回路２１１，２１２の入力
端子２１３，２１４に被試験素子１１３Ａと１１
３Ｂの各一つの出力端子の出力信号を供給する。
入力端子２１３，２１４に供給された論理信号は
Ｈ論理か、Ｌ論理かの判定が行われる。つまり被
試験素子１１３Ａ，１１３Ｂから出力される論理
信号のレベルが正規のＨ論理レベルにあるか、Ｌ
論理レベルにあるかを判定する。このために端子
２１５，２１６にＨ論理を判定するための基準電
圧が与えられ、端子２１７，２１８にＬ論理を判
定する基準電圧が与えられる。従つてレベル比較
器２１９，２２１によつてＨ論理か否かの判定が
行われ、レベル比較器２２２，２２３によつてＬ
論理か否かの判定が行われる。入力信号が正規の
Ｈ論理レベルにあるときはレベル比較器２１９，
２２１からそれぞれＨ論理が出力される。また入
力信号が正規のＬ論理レベルにあるときはレベル
比較器２２２，２２３からＨ論理が出力される。
である。この論理判定回路２１１，２１２の入力
端子２１３，２１４に被試験素子１１３Ａと１１
３Ｂの各一つの出力端子の出力信号を供給する。
入力端子２１３，２１４に供給された論理信号は
Ｈ論理か、Ｌ論理かの判定が行われる。つまり被
試験素子１１３Ａ，１１３Ｂから出力される論理
信号のレベルが正規のＨ論理レベルにあるか、Ｌ
論理レベルにあるかを判定する。このために端子
２１５，２１６にＨ論理を判定するための基準電
圧が与えられ、端子２１７，２１８にＬ論理を判
定する基準電圧が与えられる。従つてレベル比較
器２１９，２２１によつてＨ論理か否かの判定が
行われ、レベル比較器２２２，２２３によつてＬ
論理か否かの判定が行われる。入力信号が正規の
Ｈ論理レベルにあるときはレベル比較器２１９，
２２１からそれぞれＨ論理が出力される。また入
力信号が正規のＬ論理レベルにあるときはレベル
比較器２２２，２２３からＨ論理が出力される。
論理判定回路２１１，２１２の出力は選択切換
回路２２４，２２５によつて何れか一方を選択し
て論理比較回路２２６に供給する。この論理比較
回路２２６は二つのナンドゲート２２７，２２８
によつて構成することができ、選択切換回路２２
４，２２５で選択したＨ論理判定出力をオアゲー
ト２２９によつてオアゲートし、そのオアゲート
出力をナンドゲート２２７の一方の入力端子に供
給する。また選択切換回路２２４，２２５で選択
したＬ論理判定出力をオアゲート２３１によつて
オアゲートし、そのオアゲート出力をナンドゲー
ト２２８の一方の入力端子に供給する。ナンドゲ
ート２２７，２２８の出力は例えばワイヤードオ
ア回路２３２を通じて保持回路２３３のデータ端
子Ｄに供給される。
回路２２４，２２５によつて何れか一方を選択し
て論理比較回路２２６に供給する。この論理比較
回路２２６は二つのナンドゲート２２７，２２８
によつて構成することができ、選択切換回路２２
４，２２５で選択したＨ論理判定出力をオアゲー
ト２２９によつてオアゲートし、そのオアゲート
出力をナンドゲート２２７の一方の入力端子に供
給する。また選択切換回路２２４，２２５で選択
したＬ論理判定出力をオアゲート２３１によつて
オアゲートし、そのオアゲート出力をナンドゲー
ト２２８の一方の入力端子に供給する。ナンドゲ
ート２２７，２２８の出力は例えばワイヤードオ
ア回路２３２を通じて保持回路２３３のデータ端
子Ｄに供給される。
論理比較回路２２６には期待値パターン信号１
１６が供給される。この期待値パターン信号１１
６は端子２３４に供給される。端子２３４に供給
された期待値パターン信号１１６はデータラツチ
用フリツプフロツプ２３５のデータ端子Ｄに供給
され、その出力端子Ｑ，の出力信号を論理比較
回路２２６を構成するナンドゲート２２７，２２
８の他方の入力端子に与える。即ちＨ論理が出力
されたか否かを比較するためのナンドゲート２２
７にはフリツプフロツプ２３５の出力端子Ｑの出
力を与え、Ｌ論理が出力されたか否かを比較する
ためのナンドゲート２２８にはフリツプフロツプ
２３５の出力端子の出力を供給する。フリツプ
フロツプ２３５のクロツク端子Ｃには端子２３６
から整時クロツクを与える。また端子２３７には
クロツクパルスが与えられ、このクロツクパルス
によつて論理判定回路２１１と２１２が判定動作
し、その判定動作後に遅延回路２３８を通じてク
ロツクパルスが保持回路２３３のクロツク端子Ｃ
に与えられ論理比較器２２６の比較結果を読込
む。
１６が供給される。この期待値パターン信号１１
６は端子２３４に供給される。端子２３４に供給
された期待値パターン信号１１６はデータラツチ
用フリツプフロツプ２３５のデータ端子Ｄに供給
され、その出力端子Ｑ，の出力信号を論理比較
回路２２６を構成するナンドゲート２２７，２２
８の他方の入力端子に与える。即ちＨ論理が出力
されたか否かを比較するためのナンドゲート２２
７にはフリツプフロツプ２３５の出力端子Ｑの出
力を与え、Ｌ論理が出力されたか否かを比較する
ためのナンドゲート２２８にはフリツプフロツプ
２３５の出力端子の出力を供給する。フリツプ
フロツプ２３５のクロツク端子Ｃには端子２３６
から整時クロツクを与える。また端子２３７には
クロツクパルスが与えられ、このクロツクパルス
によつて論理判定回路２１１と２１２が判定動作
し、その判定動作後に遅延回路２３８を通じてク
ロツクパルスが保持回路２３３のクロツク端子Ｃ
に与えられ論理比較器２２６の比較結果を読込
む。
従つて従来の構成によれば一方の被試験素子例
えば１１３Ａを試験してその試験結果が保持回路
２３３に読込まれると、次に選択切換回路２２５
が開けられ被試験素子１１３Ｂを試験する。素子
１１３Ｂを試験している間に被試験素子１１３Ａ
を交換し、新たな被試験素子を装着する。このよ
うにして交互に試験を行うことにより遊び時間が
発生することなしに試験装置を動作させることが
できる。
えば１１３Ａを試験してその試験結果が保持回路
２３３に読込まれると、次に選択切換回路２２５
が開けられ被試験素子１１３Ｂを試験する。素子
１１３Ｂを試験している間に被試験素子１１３Ａ
を交換し、新たな被試験素子を装着する。このよ
うにして交互に試験を行うことにより遊び時間が
発生することなしに試験装置を動作させることが
できる。
ところで一つの素子の試験時間が交換に要する
時間と比較して充分長くなつた場合には論理判定
回路２１１，２１２を二つ設けた利点がなくなつ
て来る。つまり第３図Ａに示すように一つの素子
の試験時間３１１と素子を交換する時間３１２が
ほぼ等しい関係にある場合には第３図Ｂ及びＣに
示すように二つの論理判定回路を用いることによ
り倍の素子を試験することができる。これに対し
一つの素子の試験時間３１１が第３図Ｄ及びＥに
示すように長くなつた場合には待ち時間３１３が
発生し効率が悪くなる欠点が生じる。
時間と比較して充分長くなつた場合には論理判定
回路２１１，２１２を二つ設けた利点がなくなつ
て来る。つまり第３図Ａに示すように一つの素子
の試験時間３１１と素子を交換する時間３１２が
ほぼ等しい関係にある場合には第３図Ｂ及びＣに
示すように二つの論理判定回路を用いることによ
り倍の素子を試験することができる。これに対し
一つの素子の試験時間３１１が第３図Ｄ及びＥに
示すように長くなつた場合には待ち時間３１３が
発生し効率が悪くなる欠点が生じる。
この発明の目的は試験時間３１１が長くなつて
も複数の論理回路を同時に効率よく試験を行うこ
とができると共に高速データ用の論理回路も誤り
なく比較できる論理回路試験用論理比較装置を提
供するにある。
も複数の論理回路を同時に効率よく試験を行うこ
とができると共に高速データ用の論理回路も誤り
なく比較できる論理回路試験用論理比較装置を提
供するにある。
第４図は提案された論理比較装置を示す。この
例の一実施例を示す。この発明では複数の論理判
定回路に対し、その論理判定回路の数と同数の論
理比較回路と保持回路とを設けるものである。
例の一実施例を示す。この発明では複数の論理判
定回路に対し、その論理判定回路の数と同数の論
理比較回路と保持回路とを設けるものである。
第４図の例では論理判定回路を二つとした場合
を示す。このためこの二つの論理判定回路２１１
と２１２に対し、二つの論理比較回路２２６Ａ，
２２６Ｂを設けると共に、これら二つの論理比較
回路２２６Ａ，２２６Ｂの各出力側にそれぞれ保
持回路２３３Ａ，２３３Ｂを設けたものである。
を示す。このためこの二つの論理判定回路２１１
と２１２に対し、二つの論理比較回路２２６Ａ，
２２６Ｂを設けると共に、これら二つの論理比較
回路２２６Ａ，２２６Ｂの各出力側にそれぞれ保
持回路２３３Ａ，２３３Ｂを設けたものである。
尚論理判定回路２１１と２１２の出力側にそれ
ぞれ論理比較回路２２６Ａ，２２６Ｂを設けたこ
とにより第２図で説明した選択切換回路２２４，
２２５は省略される。
ぞれ論理比較回路２２６Ａ，２２６Ｂを設けたこ
とにより第２図で説明した選択切換回路２２４，
２２５は省略される。
このように二つの論理判定回路２１１と２１２
の出力側にそれぞれ論理比較回路２２６Ａ，２２
６Ｂを設け、更にその出力側に保持回路２３３
Ａ，２３３Ｂを設けたことにより二つの素子を同
時に試験しその試験結果を保持回路２３３Ａ，２
３３Ｂに各別に得ることができる。従つて第３図
Ｆ及びＧに示すように一方の被試験素子を交換し
ている間だけ待ち時間３１３が発生するだけとな
るから待ち時間３１３を大幅に短縮できる。よつ
て試験時間３１１が長い素子を試験する場合でも
短時間に多くの量を試験することができる。
の出力側にそれぞれ論理比較回路２２６Ａ，２２
６Ｂを設け、更にその出力側に保持回路２３３
Ａ，２３３Ｂを設けたことにより二つの素子を同
時に試験しその試験結果を保持回路２３３Ａ，２
３３Ｂに各別に得ることができる。従つて第３図
Ｆ及びＧに示すように一方の被試験素子を交換し
ている間だけ待ち時間３１３が発生するだけとな
るから待ち時間３１３を大幅に短縮できる。よつ
て試験時間３１１が長い素子を試験する場合でも
短時間に多くの量を試験することができる。
ところで高速データ用の半導体メモリ或いは論
理回路を試験する場合には、試験パターン信号及
び期待値パターン信号は共にビツト長が短かく、
つまりデータ信号速度が高速となり、論理比較装
置に与えられるクロツクパルス及び整時用クロツ
クは共に周波数がきわめて高くなるため、提案さ
れた装置で試験すると、データラツチ用フリツプ
フロツプ２３５、保持回路２３３Ａ、２３３Ｂが
高速で入力データを読込ませると、その動作が不
安定となり、このため装置が誤つた判定出力を生
ずる場合があつた。この問題を解決したのがこの
発明である。
理回路を試験する場合には、試験パターン信号及
び期待値パターン信号は共にビツト長が短かく、
つまりデータ信号速度が高速となり、論理比較装
置に与えられるクロツクパルス及び整時用クロツ
クは共に周波数がきわめて高くなるため、提案さ
れた装置で試験すると、データラツチ用フリツプ
フロツプ２３５、保持回路２３３Ａ、２３３Ｂが
高速で入力データを読込ませると、その動作が不
安定となり、このため装置が誤つた判定出力を生
ずる場合があつた。この問題を解決したのがこの
発明である。
第５図にこの発明の実施例を示す。この例では
高速データに対しても正しく比較動作を行うこと
ができる。
高速データに対しても正しく比較動作を行うこと
ができる。
つまりこの例では端子２３４に供給される期待
値パターン信号１１６を期待値パターン信号１１
６を期待値データ分割回路５３０を構成する二つ
のフリツプフロツプ２３５Ａと２３５Ｂのデータ
端子Ｄに与え、この二つのフリツプフロツプ２３
５Ａ，２３５Ｂから期待値パターン信号１１６を
１タイムスロツト毎に交互に取出すようにする。
このため端子２３６に供給される整時クロツク６
１１（第６図A2参照）はシフトレジスタ５１１
によつて端子５１２と５１３に交互に振り分けら
れて取り出される。この端子５１２，５１３に振
り分けられたクロツクは第６図ＢとＣに示すよう
に整時クロツク６１１の1/2の周波数で互に１タ
イムスロツトずつ位相がずれたクロツクパルス６
１２，６１３（第６図Ｂ，Ｃ）となる。このクロ
ツクパルス６１２，６１３をフリツプフロツプ２
３５Ａ，２３５Ｂのクロツク端子Ｃに与え第６図
Ｄに示す期待値パターン信号１１６を読込む。従
つてフリツプフロツプ２３５Ａ，２３５Ｂからは
第６図ＥとＦに示すように与えられた期待値パタ
ーン６１４の周波数の1/2の周波数で一つおきに
取り出された期待値パターン６１５，６１６が得
られる。この1/2の周波数を持つ期待値パターン
６１５，６１６を四つの論理比較回路２２６Ａ，
２２６Ｂ，２２６Ｃ，２２６Ｄに供給し、論理判
定回路２１１と２１２の論理判定出力を期待値パ
ターンと比較する。つまり論理比較回路２２６
Ａ，２２６Ｃは期待値パターン６１５と論理判定
回路２１１の論理判定出力６１７（第６図Ｇ）と
の比較を行い、論理比較回路２２６Ｂ，２２６Ｄ
は期待値パターン６１６と論理判定回路２１２の
論理判定出力との比較を行う。もし不一致を検出
すると論理“１”を出力する。論理比較回路２２
６Ａ，２２６Ｂそれぞれの出力６１８，６１９を
第６図Ｐ及びＱに示す。
値パターン信号１１６を期待値パターン信号１１
６を期待値データ分割回路５３０を構成する二つ
のフリツプフロツプ２３５Ａと２３５Ｂのデータ
端子Ｄに与え、この二つのフリツプフロツプ２３
５Ａ，２３５Ｂから期待値パターン信号１１６を
１タイムスロツト毎に交互に取出すようにする。
このため端子２３６に供給される整時クロツク６
１１（第６図A2参照）はシフトレジスタ５１１
によつて端子５１２と５１３に交互に振り分けら
れて取り出される。この端子５１２，５１３に振
り分けられたクロツクは第６図ＢとＣに示すよう
に整時クロツク６１１の1/2の周波数で互に１タ
イムスロツトずつ位相がずれたクロツクパルス６
１２，６１３（第６図Ｂ，Ｃ）となる。このクロ
ツクパルス６１２，６１３をフリツプフロツプ２
３５Ａ，２３５Ｂのクロツク端子Ｃに与え第６図
Ｄに示す期待値パターン信号１１６を読込む。従
つてフリツプフロツプ２３５Ａ，２３５Ｂからは
第６図ＥとＦに示すように与えられた期待値パタ
ーン６１４の周波数の1/2の周波数で一つおきに
取り出された期待値パターン６１５，６１６が得
られる。この1/2の周波数を持つ期待値パターン
６１５，６１６を四つの論理比較回路２２６Ａ，
２２６Ｂ，２２６Ｃ，２２６Ｄに供給し、論理判
定回路２１１と２１２の論理判定出力を期待値パ
ターンと比較する。つまり論理比較回路２２６
Ａ，２２６Ｃは期待値パターン６１５と論理判定
回路２１１の論理判定出力６１７（第６図Ｇ）と
の比較を行い、論理比較回路２２６Ｂ，２２６Ｄ
は期待値パターン６１６と論理判定回路２１２の
論理判定出力との比較を行う。もし不一致を検出
すると論理“１”を出力する。論理比較回路２２
６Ａ，２２６Ｂそれぞれの出力６１８，６１９を
第６図Ｐ及びＱに示す。
正論理と負論理の比較結果はアンドゲート５１
４〜５１１７によつて有効時間毎に取り出され
る。つまりシフトレジスタ５１１の出力端子５１
２，５１３に得られたパルス信号６１２，６１３
は遅延回路５１８，５１９を通じて二つのフリツ
プフロツプ５２１，５２２のクロツク端子Ｃに供
給される。このフリツプフロツプ５２１，５２２
のデータ端子Ｄには端子５３１から制御信号が与
えられ、パルス６１２，６１３の周期に連動して
アンドゲート５１４と５１５及び５１６と５１７
が交互に開閉制御され、論理比較回路226A〜
226Dの比較結果を保持回路２３３Ａと２３３Ｃ
及び２３３Ｂと２３３Ｄに与える。この保持回路
２３３Ａ〜２３３Ｄの各クロツク端子Ｃにも端子
２３７に与えられたクロツクパルス６１０（第６
図A1）を遅延回路２３８で所定時間遅延させたク
ロツクパルス６１０′（第６図A′）をシフトレジ
スタ５２３によつて、クロツクパルスの1/2の周
波数でそれぞれが１タイムスロツト位相がずれた
関係のクロツクパルス６１２′及び６１３′（第６
図B′及びC′）が与えられ論理比較結果を読込む
ようにしている。保持回路２３３Ａ，２３３Ｃの
出力６２０，６２１をそれぞれ第６図Ｒ及びＳに
示す。尚端子５２４は初期リセツト信号の入力端
子である。
４〜５１１７によつて有効時間毎に取り出され
る。つまりシフトレジスタ５１１の出力端子５１
２，５１３に得られたパルス信号６１２，６１３
は遅延回路５１８，５１９を通じて二つのフリツ
プフロツプ５２１，５２２のクロツク端子Ｃに供
給される。このフリツプフロツプ５２１，５２２
のデータ端子Ｄには端子５３１から制御信号が与
えられ、パルス６１２，６１３の周期に連動して
アンドゲート５１４と５１５及び５１６と５１７
が交互に開閉制御され、論理比較回路226A〜
226Dの比較結果を保持回路２３３Ａと２３３Ｃ
及び２３３Ｂと２３３Ｄに与える。この保持回路
２３３Ａ〜２３３Ｄの各クロツク端子Ｃにも端子
２３７に与えられたクロツクパルス６１０（第６
図A1）を遅延回路２３８で所定時間遅延させたク
ロツクパルス６１０′（第６図A′）をシフトレジ
スタ５２３によつて、クロツクパルスの1/2の周
波数でそれぞれが１タイムスロツト位相がずれた
関係のクロツクパルス６１２′及び６１３′（第６
図B′及びC′）が与えられ論理比較結果を読込む
ようにしている。保持回路２３３Ａ，２３３Ｃの
出力６２０，６２１をそれぞれ第６図Ｒ及びＳに
示す。尚端子５２４は初期リセツト信号の入力端
子である。
このように構成することにより試験パターン信
号及び期待値パターン信号が高速度の場合でも1/
２の周波数で、フリツプフロツプ２３５Ａ，２３
５Ｂ、５２１，５２２及び保持回路２３３Ａ〜２
３３Ｄに各入力データを読込ませることができ
る。一般には期待値データを１タイムスロツトず
つずれ、かつｎタイムスロツトの期間有効なｎ個
のデータに分割し、またクロツクを１タイムスロ
ツトずつずれたｎタイムスロツトを周期とするｎ
個のクロツクに分割して同様のことを行うことが
できる。そしてこのように高速データを安定に誤
りなく比較できる他に複数の被試験素子の試験結
果を各別に保持回路に保持するように構成したか
ら試験効率が向上し、短時間に多量の素子を試験
することができる。
号及び期待値パターン信号が高速度の場合でも1/
２の周波数で、フリツプフロツプ２３５Ａ，２３
５Ｂ、５２１，５２２及び保持回路２３３Ａ〜２
３３Ｄに各入力データを読込ませることができ
る。一般には期待値データを１タイムスロツトず
つずれ、かつｎタイムスロツトの期間有効なｎ個
のデータに分割し、またクロツクを１タイムスロ
ツトずつずれたｎタイムスロツトを周期とするｎ
個のクロツクに分割して同様のことを行うことが
できる。そしてこのように高速データを安定に誤
りなく比較できる他に複数の被試験素子の試験結
果を各別に保持回路に保持するように構成したか
ら試験効率が向上し、短時間に多量の素子を試験
することができる。
第１図は論理回路試験器の既要を説明するため
の系統図、第２図は従来の論理回路試験器を説明
するための系統図、第３図はその動作の説明に供
するタイムチヤート、第４図は提案された論理比
較装置を示す系統図、第５図はこの発明の実施例
を示す系統図、第６図は第５図の動作を説明する
ための波形図である。 １１３Ａ，１１３Ｂ：被試験素子、２１１，２
１２：論理判定回路、２２６Ａ〜２２６Ｄ：論理
比較回路、２３３Ａ〜２３３Ｄ：保持回路、５３
０：期待値データ分割回路。
の系統図、第２図は従来の論理回路試験器を説明
するための系統図、第３図はその動作の説明に供
するタイムチヤート、第４図は提案された論理比
較装置を示す系統図、第５図はこの発明の実施例
を示す系統図、第６図は第５図の動作を説明する
ための波形図である。 １１３Ａ，１１３Ｂ：被試験素子、２１１，２
１２：論理判定回路、２２６Ａ〜２２６Ｄ：論理
比較回路、２３３Ａ〜２３３Ｄ：保持回路、５３
０：期待値データ分割回路。
Claims (1)
- 【特許請求の範囲】 １ ｐ個（ｐは２以上の整数）の論理回路素子に
対し共通の試験データを同時に与え、そのｐ個の
論理回路素子の出力と期待値データとを比較する
論理回路試験器用論理比較装置において、 上記ｐ個の論理回路素子の出力の論理レベルを
それぞれ判定するｐ個の論理判定回路と、 上記期待値データを、その１タイムスロツトず
つ順次ずらされ、ｎ（ｎは２以上の整数）タイム
スロツト長のｎ個の期待値データに分割する期待
値データ分割回路と、 上記各論理判定回路の出力と上記期待値データ
分割回路のｎ個の分割された期待値データとをそ
れぞれ論理比較するｐ×ｎ個の論理比較回路と、 これらｐ×ｎ個の論理比較回路の出力を、１タ
イムスロツトずつ順次ずれたｎタイムスロツト周
期でかつ所定時間遅延されたタイミングで取込む
ｐ個の保持回路とを具備する論理回路試験用論理
比較装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55166026A JPS5789153A (en) | 1980-11-26 | 1980-11-26 | Logic comparator for logical operation circuit tester |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55166026A JPS5789153A (en) | 1980-11-26 | 1980-11-26 | Logic comparator for logical operation circuit tester |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5789153A JPS5789153A (en) | 1982-06-03 |
| JPS622336B2 true JPS622336B2 (ja) | 1987-01-19 |
Family
ID=15823553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55166026A Granted JPS5789153A (en) | 1980-11-26 | 1980-11-26 | Logic comparator for logical operation circuit tester |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5789153A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0711755U (ja) * | 1993-07-30 | 1995-02-21 | 株式会社サンコウ電子研究所 | 電気機器の電源部 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2549655B2 (ja) * | 1987-04-27 | 1996-10-30 | 富士通株式会社 | 試験装置 |
-
1980
- 1980-11-26 JP JP55166026A patent/JPS5789153A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0711755U (ja) * | 1993-07-30 | 1995-02-21 | 株式会社サンコウ電子研究所 | 電気機器の電源部 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5789153A (en) | 1982-06-03 |
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