JPS62219052A - 互換性を与えるための方法および仮想制御器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の分野］ この発明は電子システムにおけるサブシステム間の交信
に関するものでって、特にコンピュータとコンピュータ
の周辺装置との間の交信に関するものである。

［背景］ コンピュータシステムは典型的には中央処理装置、記憶
、およびキーボードおよびビデオまたは他のディスプレ
イ、プリンタ、ディスク駆動機構または他の周辺装置の
ような１個または２個以上の入力／出力装置またはサブ
システムを含む。システムが効果的に動作するためには
、各サブシステムは他のサブシステムと直接にまたは中
央処理装置のようなシステムの別の部分を介して交信し
なくてはならない。互いに交信できるサブシステムは通
常互換性があると言われる。

ＩＢＭ　　ＰＣのようなホストマイクロコンピュータと
の互換性を達成するために、周辺装置はホストによって
周辺装置に送られる成る信号を認めなければならず、そ
して適切な応答を送り戻さなくてはならない。もし適切
な応答が周辺装置からホストに伝送されないなら、ホス
トは典型的には処理を停止するであろう。

コンピュータサブシステム間の互換性はソフトウェアの
互換性、ハードウェアの互換性のいずれかまたは両方で
あり得る。多くの場合、ハードウェアの互換性は、ＩＢ
Ｍ　　ＰＣ拡張スロットに差し込むように設計された周
辺装置で必要とされ、拡張スロットと周辺装置の間の電
気的な接続が周辺装置の少なくとも制限された機能性を
果たし、そしてホストに対する処理エラーを作らないで
あろうことを単に意味する。ハードウェアの互換性はソ
フトウェアの互換性を必ずしも意味することはなく、そ
の逆もまた同様である。ソフトウェアの互換性はホスト
内で実行するソフトウェアがまた周辺装置とともに働く
であろうことを意味する。

理想的には、ＩＢＭ　　ＰＣのための周辺装置はハード
ウェアとソフトウェアの両方の互換性を提供すべきであ
る。

過去においては、サブシステム間の互換性を達成するこ
とは通常、ＣＰＵによって与えられた信号の直接の使用
を意味していた。これは、周辺装置の設計者が存在して
いるＣＰＵのための互換性のある周辺装置のサブシステ
ムを開発する際にＣＰＵの設計者によって用いられる記
憶を採用することを必要とする。不幸にも、ＣＰＵ設計
者が規約を採用することは通常それらの規約の制限を受
けることもまた意味する。

こうして、１８Ｍパーソナルコンピュータとともに働く
ための製品を設計する際に、従来の市場後の周辺装置の
開発者は互換性のある周辺装置を作ることと（この場合
ＩＢＭ　　ＰＣの設計の多くの制限を受けなくてはなら
ない）、ＩＢＭの互換性のあるソフトウェアの制限され
た里を実行するか、または受入れ可能な性能を達成する
ために複雑な付加的な製品を必要とする互換性のない周
辺装置を作ることの間で選択する必要があった。

たとえば、従来のＩＢＭ　　ＰＣのための高分解能のグ
ラフィックシステムの製造者は、高品質のグラフィック
の初期の目標を達成するために必要とされる性能の改良
を与えるために、ＩＢＭＰＣのために瀾かれたソフトウ
ェアの主要な量との互換性を見合わせる必要があった。

最大の受入れを達成するために、存在するコンピュータ
システムのために設計された周辺装置は通常の動作の間
、ユーザにとって透明であるべきであり、そしてまた増
加した能力を与えるべきでもある。互換性を達成するた
めには先行技術の制限があり、実質的に性能を増加させ
ることは可能ではなかった。

その結果、ホストの設計の制限による完全なハードウェ
アおよびソフトウェアの互換性を除外することなしに、
増加した性能を認めるホストと周辺装置の間のインター
フェイスが必要であった。

パーソナルコンピュータに対する現存する周辺装置の関
連した制限とは、周辺装置がハードワイヤードのインタ
ーフェイス設計を有することであり、これは設計エラー
の場合実質的な再作業を必要とする。もちろんこれはま
た、周辺装置の何らかの付加的な向上に組込むための製
造者の能力も制限する。こうして、実質的な再作業なし
に組込まれるべき設計の変化または向上を許可する際の
高いレベルの柔軟性を保持するホストと周辺装置との間
のインターフェイスが必要であった。

［発明の要約］ この発明は、ホストからデータおよびコマンドを受取り
、そしてそのデータおよびコマンドを高性能の周辺装置
によって用いるのに受入れ可能な形に解釈および翻訳す
ることができる、知能インターフェイスまたは仮想の制
御器を提供することによって先行技術を改良する。仮想
の制御器はまた、ホストまたは周辺装置のいずれかで必
要とされるが、他方の装置だけで与えられない信号を合
成することができる。

他の態様では互換性のないホストと周辺装置の間の互換
性を達成するために、ホストによって与えられたデータ
は条件付けされ、そしてデコードされ、次に仮想制御器
のホストおよびマイクロプロセッサの両方によるスキャ
ニングのためにＲＡＭにストアされる。マイクロプロセ
ッサとホストの間のＲＡＭへのアクセスに対するコンテ
ンションは、マイクロプロセッサによるアクセスの要求
をホストが無効にすることを認めることによって解決さ
れるが、ホストおよびマイクロプロセッサの両方がＲＡ
Ｍデータにアクセスすることを可能にするために、ＲＡ
Ｍは多重化装置からアドレスされる。

仮想制御器はマイクロプロセッサによってなされる決定
をもとにして適当な時にカーソルの発生を合成する。同
様に、仮想制御器は適切な速度で周辺装置の実際の制御
器を駆動するためのパルス発生器を含む。

仮想制御器は周辺装置がホストからの成るコマンドを無
視することを認め、そしてそれを可能にすることができ
る。カラー／グラフィックアダプタを有するＩＢＭ　　
ＰＣによって用いられるようなコマンドの一興体例は、
ホストがディスプレイに書込んでいるとき短い期間ビデ
オディスプレイをオフにする信号である。この信号は、
もしそれがなければ設計上の制限がエラーのデータが現
われることを引き起こすであろうために、ＩＢＭＰＣに
よって必要とされるが、その結果ディスプレイに目障り
なフラッシュを生じる。インターリーブの使用を含む改
良されたディスプレイメモリ設計によって、ホストは、
悪いデータをディスプレイに書込むことなしにディスプ
レイメモリにアクセスしてもよく、こうしてビデオディ
スプレイをオフにする必要を取除く。こうして、この発
明の仮想制御器は、実際の周辺装置の制御器がホスト信
号を無視することを許可し、これは他の態様で従来のイ
ンターフェイスで可能であったであろうものよりもより
高い性能を認める。

さらに、この発明の仮想制御器は、ホストから受取られ
た信号を監視し、ホストに取付けられるビデオアダプタ
の型を決定し、かつ制御器の動作をそのホストの形態に
適合することができる。

仮想制御器はまた、広範囲にわたる物理的な再作業の必
要なく、多くの型の訂正または向上を提供するために再
プログラムされる能力を有する。

それゆえ、この発明の１つの目的は、先行技術の多くの
欠点をなくす改良されたマイクロプログラム可能インタ
ーフェイスを提供することである。

この発明の別の目的は、他の態様では互換性のない周辺
装置のサブシステムにホストシステムをプログラム可能
にインターフェイスするための方法を提供することであ
る。

この発明のさらに別の目的は、より高い性能の周辺装置
のサブシステムとホストのサブシステムとの互換性を提
供するために、信号を合成することができる電子サブシ
ステム間の改良されたインターフェイスを提供すること
である。

この発明のこれらおよび他の目的は、添付の図面に照ら
し合わせて読まれる以下のこの発明の詳細な説明からよ
りよく理解されるであろう。

［発明の詳細な説明］ 第１図を参照すると、システムはそのいくつかまたはす
べてが双方向であってもよい、たとえば制御、アドレス
およびデータバスであってもよい３つのバス１４．１６
および１８によって、この発明の仮想制御器またはイン
ターフェイス１２と交信するホスト１０を含んで示され
る。仮想制御器１２は、順に複数個のバスを介して制御
された周辺装置２０と交信する。仮想制御器は初めにホ
ストからの情報を条件付けおよびデコードし、それから
ホスト１０と周辺装＠２０の間のオペレーションの互換
性を達成するのに必要とされる態様でそのデータを処理
する。例示の実施例では、ホストはＩＢＭ　　ＰＣのよ
うなマイクロコンピュータであってもよく、周辺装置は
ワイズ（Ｗｙｓｅ　）テクノロジーによって提案された
高分解能グラフィックモニタであってもよい。典型的に
は、ここで説明される例示の装置では、モトローラ（Ｍ
　ｏｔｏｒｏｌａ　）によって提案された６８４５チツ
プのようなＣＲＴ制御器であってもよい、内部の制御器
を含むであろう。この発明および関連の論理は、単色カ
ードまたはカラーグラフィックアダプタまたはその両方
に取って替わり、またより高い性能のグラフィックディ
スプレイの使用を可能にもする。その代わりに、周辺装
置２０はディスク駆動、プリンタ、キーボード、回路網
インターフェイスまたは他のサブシステムであり得、こ
の場合ＩＢＭ　　ＰＣが適当な他の特徴を含むことを必
要とされるかもしれない。

ここで第２ａ図および第２ｂ図を参照すると、そして特
に第２ａ図を参照すると、条件付けおよびデコードの機
能オペレーションまたは入出力デコード、仮想制御器１
２の部分２２が理解されるであろう。ホスト１０は制御
バス１４、アドレスバス１６およびデータバス１８を介
して、点線のブロック形式で示される仮想制御器１２と
交信する。入出力デコード論理２２はアドレスバッファ
２６によってホスト１０から受取られたアドレス信号を
条件付けし、かつデータバッファ２８のデータ信号を条
件付けし、これによってホストからの出力の不適当なロ
ーディングが妨げられる。

ホストからのアドレス信号は、それからバッファ制御バ
ス３２、入出力ポートバス３４およびマックス（ｍｕｘ
）選択バス３６に必要な信号を与えるために入出力デコ
ードＰＡＬ３０でデコードされる。条件付けされたシス
テムアドレスはまた、システムアドレスバス３８によっ
てインターフェイスの残りに与えられ、かつ条件付けさ
れたデータはデータバス４０を介して与えられる。バッ
ファ制御バス３２はまた、ホスト１０とのデータの適当
な双方向の交信を確実にするために、データバッファ２
８に信号を送り戻す。入出力デコードＰＡＬ３０のオペ
レーションは、ここでの教示を鑑みれば当業者には明ら
かであろう。

第２ａ図ないし第２Ｃ図そして特に第２ｂ図および第２
Ｃ図を参照すると、概略のブロック図の形式で示される
仮想制御器１２の残りのオペレーションが理解されるで
あろう。データバス４０は入出力デコード論理２２を介
してホストからデータを与え、それをアドレスランチ１
００に提供する。アドレスラッチ１００は入出力ポート
バス３４の一部を形成する［磨込アドレスＲＥＧＪによ
って制御される。データバス４０はまた、入出力ポート
バス３４の一部を形成するｒＷＲＷＹＪライン１０６に
よって制御されるラッチ１０４にデータを与える。ラン
チ１０４は、仮想制御器がＩＢＭ　　ＰＣによって与え
られる機能のスーパーセットを提供するＰＣ型のホスト
とともに用いられるとき、特別の機能を果たすことを可
能にし、そのような他のホストの１つの具体例は、この
発明の譲受人によって提案されるクイズＰＣである。

ＩＢＭ　　ＰＣのような従来のシステムとのオペレーシ
ョンの間、ラッチ１０４の出力は非活動状態であろう。

アドレスラッチ１００からのデータは、マックス１０８
に与えられる。同様に、ホストアドレス情報はアドレス
バス３８を介してマックス１１０に与えられる。マルチ
プレクサ１０８および１１０はマックス選択バス３６に
よって共同で制御され、このバスは、それによって２つ
のマルチプレクサがそれらのそれぞれの出力をＲＡＭ１
１２に与えるであろう態様を選択する。ＲＡＭ１１２は
ホスト１０によって与えられる動作パラメータをストア
し、通常は周辺装置２０の内部の制御器であろうホスト
１ｏと交信するとされている制御器のためにレジスタセ
ットをエミュレートするように働く。この装置はまた、
実際の制御器をホスト１０から分離させるようにも働く
。

マックス１０８および１１０への残余の入力は、制御バ
ス１１６を介して制御プロセッサ１１４の出力ＰＢＯな
いしＰＢ７によって与えられる。こうして、マックス選
択ライン３６の状態に依存して、ＲＡＭはホスト１０（
中間論理を介して）かまたは制御プロセッサ１１４のい
ずれかによってアドレスされてもよい。しかしながら、
制御プロセッサ１１４はＲＡＭ１１２に書込むことは許
されず、一方ホスト１０はＲＡＭ１１２からの読出しお
よびそこへの書込の両方してもよい。

こうして、従来の設計では制御器と直接に交信するであ
ろうホスト１０は、代わりにＲＡＭ１１２とのみ交信す
る。さらに、ＲＡＭ１１２は単色カードおよびカラーグ
ラフィックアダプタで発見されるほとんどのＰＣ出力ポ
ートをエミュレートし、これらのポートへの入力または
出力が発生すると、制御ライン（マックス選択バス３６
の一部）はストローブされてデータがそれぞれＲＡＭ１
１２に、またはそこからバスすることを可能にし、この
ＲＡＭは好ましくはスタティックＲＡＭであるが、いく
つかの型の記憶装置のいずれかでもあり得、２にバイト
のオーダの大きさでもよい。この方法は、制御プロセッ
サ１１４が、単にＲＡＭ１１２をアクセスすることによ
って、そして数ある中でもホストが単色カードかまたは
ＣＧＡのいずれを予期するかを決定することによって、
仮想制御器がどのモードであるべきかを決定することを
可能にする。

データは内部データバス１１９によって、バッファ１１
８を介してデータバス４０からＲＡＭ１１２に与えられ
る。内部データバス１１９はバッファ１１８とＲＡＭ１
１２間の双方向のデータの流れを可能にし、そしてまた
ＲＡＭ１１２からのデータが制御プロセッサ１１４によ
って読出されることを可能にする。これはホスト１０を
内部データバス１１９から分離させ、一方何時にホスト
がＲＡＭに書込むかまたはそこから読出されることを可
能にし、かつ制御プロセッサがＲＡＭから読出されるこ
とを可能にする。これは、制御プロセッサ１１４がホス
ト１０によって要求されるかもじれない仮想制御器によ
って行なわれるいかなる他のＲＡＭの続出／書込オペレ
ーションに干渉ゼずに、ＲＡＭ１１２の内容物を連続的
にポーリングすることを可能にする。

制御プロセッサ１１４の出力はまた制御ラッチ１２４に
与えられ、これは単に仮想制御器１２および周辺装置２
０によって用いられるためにプロセッサから公知の状態
に、成る制御信号をラッチする機能をする。制御ラッチ
は周辺装置２０にいくつかの信号を与える機能を果たし
、その信号とは、４０のカラムテキストモードで用いら
れるＣＬＫ／２ＥＮＡＢＬＥと、モニタのためにテキス
トドツトの流れをオンにするＡＬＰＨＡ　　ＥＮＡＢＬ
Ｅと、種々の分解能の中の選択に含まれるＭＥＤｒＬＩ
Ｍ　　ＲＥＳと、メモリのキャラクタの対のどれがカー
ソルかを選択するＣＵＲ８ＯＲＢＩＴと、ディスプレイ
の空白のためのＥＮＡＢＬＥ　　ＤＩＳＰＬＡＹと、複
数個の利用可能なキャラクタのフォント間で選択するＦ
ＯＮＴと、アンダーラインの特性がテキストモードで用
いられることを可能にするＭＯＮＯと、周辺装置が実際
に動作する速度より遅い速度でホスト１０が動作するこ
とを可能にするために、制御プロセッサ１１４によって
発生され、そして状態ポート１２６に与えられる合成さ
れたＶＳＹＮＣ信号であるＳ■５ＹＮＣ信号などがある
。

タイミング信号としてホストのカラーグラフィックアダ
プタによって最初に与えられるＶＳ　ＹＮＣ信号は、モ
ニタのタイミングに依存した周波数で発生するが、１８
Ｍ装置では６０ヘルツで発生する。しかしながら、ワイ
ズテクノロジーによって提案された高分解能グラフィッ
クモニタのようないくつかのモニタのより速いオペレー
ションのために、ＶＳＹＮＣ信号はホストにとって好ま
しい速度よりも速い速度で発生するであろう。その結果
、仮想制御器は制御プロセッサ１１４がこれから後によ
り詳細に説明される連続バックグラウンドループを実施
するために要した時間で、上に説明された合成されたＶ
ＳＹＮＣ信号を提示する。

バックグラウンドループ実施のためのタイミングは、真
のＶＳＹＮＣ信号からの制御プロセッサによって較正さ
れ、そのため５ＶＳＹＮＣは受入可能な制限内で正確で
ある。制御プロセッサ１１４への割込は、真のＶＳＹＮ
Ｃ信号が周辺装置の制御器から受取られるときはいつで
も発生され、この割込はＶＳＹＮＣ信号がもし適切なら
同じ周波数でホストに与えられることを引き起こし、そ
してまたバックグラウンドループのタイミングが較正さ
れることをも引き起こす。

状態ポート１２６は制御ラッチ１２４からボード状態入
力を受取り、そしてその状態情報をホストへの交信のた
めにホスト１０の内部のホストデータバスに与え返す。

状態ポート１２６はまた周辺装［１り神器１２２から入
力を受取る。ＩＢＭＰＣおよび単色カードまたはカラー
グラフィックアダプタのいずれかの選択を含む実現では
、状態ポート１２６は選択された単色カードまたはカラ
ーグラフィックアダプタの状態ポートをエミュレートす
る。

他の機能の中でも、たとえばモトローラを含む多数の半
導体製造者によって提案された６８０５マイクロプロセ
ツサであってもよい、制御プロセッサ１１４の鍵となる
目的は、ＲＡＭ１１２に書込まれた値を所望の周辺装置
を制御するために必要な正しい値に翻訳することである
。この具体例で仮定されてきたように、もし周辺装置が
モニタのようなビデオディスプレイ装置であるなら、制
御プロセッサ１１４はたとえば補助的な論理とともに６
８４５ＣＲＴ制御器であってもよいビデオ制御器１２２
に、典型的な配置で翻訳されたパラメータを提供するで
あろう。もちろん、この発明の他の実施において、制御
器１２２はビデオ制御器である必要はないが、その代わ
り回路網インターフェイス、プリンタ制御器、ディスク
制御器または他のいかなる入出力装置であり得る。少な
くともいくつかの環境では、制御器１２２は他の態様で
は互換性のない端末であり得、そのためこの発明の仮想
制御器は端末エミュレーシヨンを提供する。

高分解能グラフィックモニタと関連して動作する６８４
５ＣＲＴ制御器の要求は、６８４５の内部タイミングレ
ジスタが中でもとりわけ２つのサブシステムがこの発明
のような特別のインターフェイスなしに効果的な互換性
がないＩＢＭ　　ＰＣと関連したタイミングと矛盾する
ようになっている、が当業者によって認められるであろ
う。

制御プロセッサ１１４によって行なわれる翻訳機能は、
仮想制御器の残余のために必要な制御信号をセットする
とともに、特゛定の周辺装置との動作に必要な値を制御
器１２２にプログラムすることを含む。制御器１２２の
プログラミングを達成するために、プロセッサ１１４は
、ホストによって選択され、かつその情報に基づいたモ
ードを監視し、必要な値を計算するかまたはそ、の内部
ルックアップテーブルを用いるかする。６８４５ＣＲ王
制御器の動作に必要な値は、当業者にとって明らかであ
ろう。プロセッサ１１４は同様の方法を用いて仮想制御
器の動作に全体として必要な制御信号を発生する。

この発明の例示の実施例を含むいくつかの場合では、プ
ロセッサ１１４のサイクル時間は周辺装置１ｔ２０の満
足のいく性能にはあまりに遅すぎる。

そのような実施例では、パルス発生器１２８がストロー
ブ期間を同期化しかつ減少させ、そしてそれによって制
御器１２２に適切にインターフェイスするために設けら
れてもよい。さらに、制御ラッチ１２４およびキャラク
タクロックＣＣＬＫ（周辺装置制御器１２２から）によ
って駆動されるカーソル発生器１３０は適当な時にカー
ソルを発生するために設けられてもよい。

第１図および第２８図ないし第２Ｃ図により、以前に説
明された例示のホストおよび周辺装置と組合わせた仮想
制御器１２の動作が理解され得る。

ホスト１０がパワーアップされるとぎ、仮想制御器もま
たパワーアップされ、初期設定モードに行く。初期設定
モードの間、プロセッサ１１４はその内部のＲＡＭおよ
びポートを初期設定し、そして周辺装ｆ１２０内にスト
アされた成るサブルーチンを設定し、そのためディスプ
レイにいかなる人工物も現われない。

制御プロセッサ１１４はＲＡＭ１１２内の選択されたグ
ループのレジスタから初期の検査合計を形成し、パワー
アップに関連したランダムな値を表わす。ホストがその
最初の初期設定を終えると、ＲＡＭ１１２を含む外部の
ＲＡＭに書込を開始する。これはレジスタの検査合計が
変化することを引き起こし、これは仮想制御器１２の信
号として、ホストによって所望される値に適切な周辺装
置の制御器１２２をプログラムするように働く。一旦検
査合計が変化すると、周辺装置は制御器１２によって可
能化され、もしホストによって要求されるならディスプ
レイを可能にする。この点でシステムは通常のオペレー
ションを達成している。

通常のオペレーションの間、仮想制御器１２は連続的に
プリセットシーケンスを通ってループする。そのシーケ
ンスはＲＡＭ１１２の調査で始まり、ポストがコマンド
を送っているかどうかを決定する。もしコマンドがホス
トによって送られているなら、コマンドは実行される。

検査することによってシーケンスはＩＢＭ　　ＰＣの互
換性が所望されるか、または高性能のオペレーションが
要求されるかを決定するためにオペレージ日ンのモード
を決定し続ける。

次に、ＲＡＭ１１２は読出されそしてデコードサレ、Ｃ
ＲＴＩｈｌｌｍａｌ　２２．ｆ５Ｊ：ｉｃＦ仮想制御器
１２内の他の制御値のプログラミングを可能にする。

次にシーケンスは必要に応じて周辺装置の制御器１２２
のタイミングカウンタを更新し、そしてもし要求される
なら合成のＶＳＹＮＣ信号を発生する。最後に、シーケ
ンスはプロセッサ１１４がその内部のＲＡＭを検査し、
再スタートをすることを引き起こす。

第３ａ図、第３ｂ図および第３ｃ図を参照すると、その
関係は第３図かられかるが、第２ａ図および第２ｂ図の
仮想制御器は非常に詳細に理解され得る。ホスト１０、
入出力デコード論理２２および周辺装置制御器１２２は
再び仮想制御器１２との同じ関係で現われる。しかしな
がら、第３８図ないし第３Ｃ図では、入出力デコード論
理２２と仮想制御器１２の間のバスは仮想制御器と周辺
装置制御器の間のバスのようにそれらの構成要素の形に
されている。

特に第３ａ図かられかるように、データバス４０はデー
タビットＤＢＯないしＤＢ３をアドレスラッチ１００に
与え、そしてＷＲＡＤ［）　　ＲＥＧライン１０２はホ
ストからの命令に従って情報のラッチを制御する。デー
タバスはまたデータビットＤＢ１、ＤＢＯおよびＤＢ７
をラッチ１０４に与え、そしてすべての８つのデータビ
ットをバッファ１１８に与える。ラッチ１０４は入出力
制御バス３４の一部を形成するラインＲＥＳＥＴおよび
ＲＥＳＥＴ　　ＦＦを入出力デコード論理から受取るＡ
ＮＤゲート１０５によって制御される。

同様に、入出力ポートバス３４の一部を形成するライン
ＷＲＷＹ１０６は制御信号をラッチ１０４に与える。Ａ
ＮＤゲート１０５はパワーアップで、そしてまたＩＢＭ
単色カードまたはカラーグラフィックアダプタへの各ア
クセスで、ポートラッチ１０４をリセットする機能を果
たし、そして仮想制御器は自動的にシステムモードの変
化に適応するであろう。

データバス４０はまた、ビット７をＯＲゲート２００の
１つの入力に与え、その他の入力はＷＲＷＹライン１０
６によって与えられる。ＯＲゲート２００はホストから
受取られた情報がコマンドであるかデータであるかに依
存して、ＲＡＭ１１２へのアドレスを変えるように機能
を果たす。

ゲート２００の出力は、アドレスバス３８の３つのアド
レスビット０ないし２とともに、マックス１１０に１つ
の入力を与える。マックス１１０へのプログラムビット
ＰＢ４ないしＰＢ７を保持する４つの対応する入力は、
プログラムバス１１６によって制御プロセッサ１１４か
ら与えられる。

同様の様式で、アドレスラッチ１００の出力は４つの入
力をマックス１０８に与える。マックス１０８および１
１０はライン６８４５Ｃ８および０ＴＨＥＲによって制
御され、これらはマックス選択バス３６を形成すること
がわかる。０ＴＨＥＲラインはマックス１０８の制御の
ためにインバータ２０２によって反転され、そして同様
に６８４５ＣＳラインはマックス１１０の制御のために
。

インバータ２０４によって反転される。０ＴＩ−ＩＥＲ
ラインはＰＣ出力ポートがアドレスされるときはいつで
も活動状態にあり、そのためＲＡＭ１１２は以前に説明
されたように適切にＰＣ出力ポートをエミュレートでき
る。

マックス１０８および１１０の出力は、第２ａ図ないし
第２Ｃ図に関連して論じられたようにＲＡＭ１１２に与
えられ、そして制御信号はＯＲゲート２１０を介してＤ
フリップフロップ２０８からＲＡＭ１１２のＷＲＩＴＥ
　　ＥＮＡＢＬＥビンに与えられる。フリップフロップ
２０８のクロック入力は、ＨＯ８Ｔクロックによってホ
ストから与えられ、そしてＯＲゲート２１０の残余の入
力は、入出力ＷＲラインによって入出力デコード論理２
２から与えられる。ＯＲゲート２１０の機能は、ＲＡＭ
Ｉ　１２のための書込ストローブをデコードすることで
ある。フリップフロップ２０８はＲＡＭ１１２のそれに
対してホスト入出カストローブのタイミングを同期する
。

ＲＡＭ１１２に対するホスト１０と制御プロセッサ１１
４の間のコンテンションの場合、仮想制御器に含まれる
調停シーケンスは必要とされるときはいつでも、ホスト
がＲＡＭへのアクセスを与えられることを必要とする。

これは、制御プロセッサ１１４がＲＡＭから読出された
データが変化していないことを確実にするといった問題
を作り出し、これは、制御プロセッサがＲＡＭデータ上
で作用することを可能にされる前に、ＲＡＭデータが３
つの続出サイクルの量制御プロセッサ１１４によって同
一であることを要求することによって解決される。

ホストからデータを受取り、そしてＲＡＭ１１２にデー
タを与えそしてそこからデータを受取りもするバッファ
１１８は、それぞれ非ＯＥおよびＳＡピンに至る６８４
５ＡＣＣＥＳＳラインおよび入出力ＲＤラインによって
制御され、そしてその他の点では第２ａ図ないし第２Ｃ
図と関連して説明されたように動作する。

制御プロセッサ１１４の通常のオペレーションの間、以
前に説明されたプロセッサ１１４の制御プログラムは、
プロセッサ１１４がスキャンループを行ない、ＲＡＭ１
１２の値を決定し、そしてホスト１０からのいかなるコ
マンドの達成も容易にすることを引き起こす。このよう
にして、プロセッサ１１４の出力は、以前に説明された
態様でマックス１０８および１１０に送り戻されるが、
またこれらは周辺装置２０の一部を形成する制御器１２
２に与えられる。プログラムバス１１６はまた、８個の
ビットを制御ラッチ１２４に与える。

チップ選択同期装置１２８は、フリップ７Ｏツブ２１０
のＱの出力とフリップフロップ２１２のＤ入力との間に
接続されるＯＲゲート２１４とともに、１対のＤフリッ
プフロップ２１０および２１２を含む。ＯＲゲ゛−ト２
１４の残余の入力は、フリップフロップ２１２のＣ出力
によって与えられる。フリップ７０ツブ２１２のＣ出力
は、フリップ７０ツブ２１０に可能化入力を与える。同
期装置１２８の目的は、第２ａ図ないし第２Ｃ図とｆＪ
Ｏ連して説明されたように、周辺装置２０によって必要
とされる十分に高い周波数タイミングパルスを発生する
ことである。

状態標識が有益であるいくつかの場合では、その場合Ｌ
ＥＤ駆動−器２３０．ＬＥＤ２３２および抵抗器２３４
が抵抗器を電圧源に接続させて設けられてもよい。ここ
で開示された例示の実施例では、ＬＥＤ２３２は仮想制
御器が適切に機能を果たしているとぎ、遅い速度でフラ
ッシュを引き起こし、そしてエラーの状態を示すために
は異なった速度でフラッシュを引き起こしてもよい。

いくつかの応用では、カーソル信号は適当な時に発生さ
れることが必要とされるであろう。これを達成するため
に、排他的ＯＲゲート２３６、フリップ７０ツブ２３８
およびＡＮＤゲート２４０を含むカーソル発生回路が設
けられる。

インバータ２４２は、もし必要ならば５ｖｓｙＮＣライ
ンに設けられてもよい。

周辺装置２０、特に周辺装置１２２への仮想制御器１２
の出力は第３Ｃ図に示され、それらは制御ラッチ１２４
と関連して論じられたプロセッサビットＰＢＯないしＰ
Ｂ７およびラインを特に含むであろうことが認められ得
る。

この発明から逸脱しない数多くの変形および同等物がこ
こでの教示を鑑みて当業者にとって明らかになろうこと
が認められるであろう。この発明の範囲は、例示の実施
例の以前に説明された説明に制限されることは意図され
ておらず、前掲の特許請求の範囲によってのみ制限され
る。

【図面の簡単な説明】

第１図は互換性のためのインターフェイスを要求するサ
ブシステムと組合わせたこの発明のインターフェイスを
ブロック図、の形式で示す。 第２図は第２ａ図および第２ｂ図間の関係を示す。 第２８図ないし第２Ｃ図は仮想制御器の例示の配置を高
レベルのブロック図の形式で示す。 第３図は第３ａ図ないし第３Ｃ図の間の関係を示す。 第３ａ図ないし第３Ｃ図はこの発明の仮想制御器を詳細
な概略のブロック図の形で示す。 図において、１０はホスト、１２は仮想制御器またはイ
ンターフェイス、１４．１６および１８はバス、２０は
周辺装置、２２は入出力デコード論理、２６はアドレス
バッファ、２８はデータバッファ、３０は入出力デコー
ドＰＡＬ、１００はアドレスラッチ、１０２はライン、
１０４はラッチ、１０８および１１０はマルチプレクサ
、１１２はＲＡＭ、１１４は制御プロセッサ、１１８は
バッファ、１２４は制御ラッチ、１２６は状態ポート、
１２８はパルス発生器、２００はＯＲゲート、２０２お
よび２０４はインバータ、２０８はＤフリップフロップ
、２１０はＯＲゲート、２１２はフリップフロップ、２
１４はＯＲゲート、２３０はＬＥＤ駆動器、２３２はＬ
ＥＤ、２３４はレジスタ、２３６は排他的ＯＲゲート、
２３８はフリップ７Ｏツブ、２４０はＡＮＤゲート、２
４２はインバータである。 図面の浄書（内容に変更なし） ＦＩＧ、　　Ｉ ＦＩＧ、　　２ａ ＦＩＧ、　　２ｂ ＦＩＧ、　　２　　　　　　　　　ＦＩＧ、　３ＦＩＧ
、　　２ｃ 手続補正層（方式） 昭和６２年４月８日

Claims (2)

【特許請求の範囲】
1. （１）電子システムの他の態様では互換性のない第１の
   サブシステムと第２のサブシステムの間の互換性を提供
   するための方法であつて：第１のサブシステムによって
   与えられ、そしてオペレーションの期待されたモードを
   示すパラメータをストアする段階と； ストアされたパラメータをスキャニングし、そして第２
   のサブシステムのオペレーションに必要なものを同定す
   る段階と； 同定されたパラメータを第２のサブシステムと互換性の
   ある値に選択的に変換する段階と；第２のサブシステム
   に変換された値を与える段階と；さらに オペレーションの予期されるモードのために第１のサブ
   システムにより予期される値を第１のサブシステムに与
   える段階とを含む、方法。
2. （２）電子システムの他の態様では互換性のない第１の
   サブシステムと第２のサブシステムの間の互換性を提供
   するための仮想制御器であつて：第１のサブシステムに
   よって与えられ、第２のサブシステムのためのオペレー
   ションの予期されるモードを示す第１のセットのパラメ
   ータを受取るための記憶手段と； 第１のサブシステムによって与えられるものとは異なり
   、第２のサブシステムの実際のオペレーションで必要と
   される値に、前記第１のセットのパラメータの選択され
   たものを同定および変換するためのマイクロプロセッサ
   を含む変換手段と；さらに 第２のサブシステムのオペレーションを示すが第１のサ
   ブシステムに受入れ可能な形でしるしを第１のサブシス
   テムに与えるポート手段とを含む、制御器。