JPS62218256A - Antiskid brake controller - Google Patents
Antiskid brake controllerInfo
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- JPS62218256A JPS62218256A JP6243186A JP6243186A JPS62218256A JP S62218256 A JPS62218256 A JP S62218256A JP 6243186 A JP6243186 A JP 6243186A JP 6243186 A JP6243186 A JP 6243186A JP S62218256 A JPS62218256 A JP S62218256A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
各車輪の速度に対応したブレーキ制御を行うアンチスキ
ッドブレーキ制御装置において、各車輪の回転速度に応
じて発生したセンサ出力のパルス信号の周期をパルス周
期計数回路によって測定し。[Detailed Description of the Invention] [Summary] In an anti-skid brake control device that performs brake control corresponding to the speed of each wheel, a pulse period counting circuit calculates the period of a pulse signal of a sensor output generated according to the rotational speed of each wheel. Measured by.
この測定が完了した状態をホールドビット(フラグ)に
セットしておいて、車輪速センサから出力されたパルス
信号に非同期にCPUからホールドビットを走査し、測
定が完了しているパルス周期計数回路から測定した値を
読み取ることにより。The state that this measurement has been completed is set in a hold bit (flag), and the hold bit is scanned from the CPU asynchronously with the pulse signal output from the wheel speed sensor, and the pulse period counting circuit that has completed the measurement is By reading the measured values.
各車輪の速度を夫々検出してブレーキ制御を行うように
している。Brake control is performed by detecting the speed of each wheel.
本発明は、各車輪の速度を検出してブレーキ制御を行う
アンチスキッドブレーキ制御装置に関するものである。The present invention relates to an antiskid brake control device that detects the speed of each wheel and performs brake control.
従来、自動車などの各車輪の速度を検出し、アンチスキ
ンドブレーキ制御を行う装置は、各車輪の回転速度に応
じてセンサが発生したパルス信号をいわば割り込み入力
信号として用い、この割り込み人力信号を契機としてC
PUはタイマを起動し1次の割り込み入力信号によって
タイマを停止させることによって、各車輪の速度を夫々
検出し。Conventionally, devices that detect the speed of each wheel of a car or the like and perform anti-skin brake control use a pulse signal generated by a sensor according to the rotational speed of each wheel as an interrupt input signal, and use this interrupt human input signal as an interrupt input signal. C as an opportunity
The PU detects the speed of each wheel by starting a timer and stopping the timer in response to a primary interrupt input signal.
この検出した各速度に最適なブレーキ制御を各車輪に対
して行っていた。Brake control optimal for each detected speed was applied to each wheel.
このため、車輪の速度が速く2例えば250km/h程
度になった場合、速度に応じて発生する車輪速パルスの
間隔(周期)が短くなるので、速度を測定する割り込み
処理に要する時間を短縮したり、あるいは割り込みを一
時的に禁止する必要がある。このことは1割り込み処理
に用いるプログラムを作成する際に大きな制約となる。Therefore, when the wheel speed is high, for example around 250 km/h, the interval (period) of wheel speed pulses generated according to the speed becomes shorter, reducing the time required for interrupt processing to measure the speed. or you may need to temporarily disable interrupts. This becomes a major constraint when creating a program used for one interrupt processing.
また。Also.
割り込み端子数が不足する場合、1つの割り込み端子に
対して複数の車輪速パルスを順次切り換えて入力する必
要がある。If the number of interrupt terminals is insufficient, it is necessary to sequentially switch and input a plurality of wheel speed pulses to one interrupt terminal.
このため、この切り換え当初は不安定であり。Therefore, the switching is unstable at the beginning.
安定した後に車輪速パルスを読み取る必要があると共に
、車輪速パルスが相互に同時に到来した場合には、いず
れか1つしか読み取ることができず。It is necessary to read the wheel speed pulse after it has stabilized, and if the wheel speed pulses arrive at the same time, only one of them can be read.
読み取ることができなかったものに対して特に低速時に
車輪速パルスの測定間隔が顕著に長くなってしまい、ア
ンチスキッド制御が不安定になってしまうという問題が
あった。For those that could not be read, there was a problem in that the measurement interval of wheel speed pulses became significantly longer, especially at low speeds, making anti-skid control unstable.
本発明は、前記問題点を解決するために、各車輪の回転
速度に対応してセンサが発生したパルス信号の周期をパ
ルス周期計数回路によって測定し。In order to solve the above problem, the present invention uses a pulse period counting circuit to measure the period of a pulse signal generated by a sensor corresponding to the rotational speed of each wheel.
この測定が完了した状態を保持するホールドビット保持
回路を走査して計測した値を読み取ると共に、パルス周
期計数回路をリセットすることにより1各車輪の速度を
逐次検出してアンチスキンドブレーキ制御を行うように
している。The hold bit holding circuit that maintains the state that this measurement is completed is scanned and the measured value is read, and the pulse period counting circuit is reset to sequentially detect the speed of each wheel and perform anti-skin brake control. That's what I do.
第1図は本発明の原理的構成を示す。図中、1−1ない
し1−Nは車軸A1ないしA、lに取り付けられた車輪
速センサ、2−1ないし2−Nはパルス周期計数回路、
3−1ないし3−Nはホールドビット保持回路、4は制
御部、5−1ないし5−Nはアンチスキンドブレーキ制
御部を表す。FIG. 1 shows the basic configuration of the present invention. In the figure, 1-1 to 1-N are wheel speed sensors attached to axles A1 to A, l, 2-1 to 2-N are pulse period counting circuits,
3-1 to 3-N are hold bit holding circuits, 4 is a control section, and 5-1 to 5-N are anti-skinned brake control sections.
第1図において、車輪速センサ1−1ないしl−Nは、
車輪W1ないしW7に接続された車軸A1ないしA7の
回転速度を検出するものである。In FIG. 1, wheel speed sensors 1-1 to l-N are
This detects the rotation speed of the axles A1 to A7 connected to the wheels W1 to W7.
なおn=Nであり9通常は2または4の値がとられる。Note that n=N and 9 usually takes a value of 2 or 4.
パルス周期計数回路2−1ないし2−Nは、パルス発生
器1−1ないし1−Nによって検出された車輪速パルス
の周期を測定するものである。The pulse period counting circuits 2-1 to 2-N measure the periods of wheel speed pulses detected by the pulse generators 1-1 to 1-N.
パルス周期計数回路2−1ないし2−Nによって車輪速
パルスの周期の測定が完了した状態を示すものである。This shows a state in which measurement of the period of the wheel speed pulse has been completed by the pulse period counting circuits 2-1 to 2-N.
制御部4は、ホールドビット保持回路3−1ないし3−
Nを走査して、ホールドビットがセットしであるものに
対応するパルス周期計数回路2−1ないし2−Nから測
定された値を読み出した後。The control unit 4 includes hold bit holding circuits 3-1 to 3-.
After scanning N and reading the measured values from the pulse period counting circuits 2-1 to 2-N corresponding to those whose hold bits are set.
リセットすると共に、当該読み出した値に基づいて該当
するアンチスキッドブレーキ制御部5−1ないし5−N
に対して適切なアンチスキッドブレーキ制御を行うよう
に制御信号を送出するものである。At the same time, the corresponding anti-skid brake control section 5-1 to 5-N is reset based on the read value.
It sends a control signal to perform appropriate anti-skid brake control.
アンチスキッドブレーキ制御部5−1ないし5−Nは、
制御部4からの制御信号に基づき、車輪WIないしW7
に対してアンチスキッドブレーキ制御を行うものである
。The anti-skid brake control parts 5-1 to 5-N are
Based on the control signal from the control unit 4, the wheels WI to W7
The system performs anti-skid brake control on the vehicle.
〔作用〕
第1図の構成において、車軸AIないしAnの回転速溶
は、Jif輪速センサ1−1ないル1−N4こよってそ
れぞれ車輪速パルスの周期として検出される。この検出
された車輪速パルスの周期は、パルス周期計数回路2−
1によって測定される。この測定が完了すると、ホール
ドビット保持回路3−1ないし3−Nにホールドビット
がセットされる。制御部4は、ホールドビット保持回路
3−1ないし3−Nを走査して、ホールドビットがセッ
トされているものに対応するパルス周期計数回路2−1
ないし2−Nから測定された値を読み取った後、リセッ
トする。[Operation] In the configuration shown in FIG. 1, the rotational speed of the axles AI to An is detected as a cycle of wheel speed pulses by the JIF wheel speed sensors 1-1 to 1-N4, respectively. The period of this detected wheel speed pulse is determined by the pulse period counting circuit 2-
Measured by 1. When this measurement is completed, hold bits are set in hold bit holding circuits 3-1 to 3-N. The control unit 4 scans the hold bit holding circuits 3-1 to 3-N and selects the pulse period counting circuit 2-1 corresponding to the hold bit holding circuit 3-1 to 3-N.
After reading the measured value from 2-N, reset.
次いで、読み取った車輪速に最適なアンチスキッドブレ
ーキ制御を行うように制御信号をアンチスキッドブレー
キ制御部5−1ないし5−Nに通知する。この制御信号
の通知を受けたアンチスキッドブレーキ制御部5−1な
いし5−Nは、車輪W、ないしWnをアンチスキッドブ
レーキ制御する。Next, a control signal is sent to the anti-skid brake control units 5-1 to 5-N so as to perform anti-skid brake control optimal for the read wheel speed. The anti-skid brake control units 5-1 to 5-N that have received the notification of this control signal perform anti-skid brake control on the wheels W to Wn.
以上説明したように、各車輪の速度が夫々独立にパルス
周期計数回路2−1ないし2−Hによって7Jlll定
され、この測定が完了した状態を保持するホールドビッ
ト保持回路3−1ないし3−Nを走査して各車輪の車輪
速を読み取り、この読み取った各車輪速に最適なアンチ
スキッドブレーキ制御を行うようにしているため、安定
なアンチスキッドブレーキ制御を行い得る。As explained above, the speed of each wheel is independently determined by the pulse period counting circuits 2-1 to 2-H, and the hold bit holding circuits 3-1 to 3-N hold the state that this measurement is completed. The wheel speed of each wheel is read by scanning, and anti-skid brake control is performed optimally for each wheel speed read, so that stable anti-skid brake control can be performed.
第2図は本発明の1実施例構成図、第3図は第2図図示
構成の動作波形図を示す。図中、6−1は波形整形回路
、7−1はエツジ検出回路、8−1ないし8−Nはカウ
ンタ、9−1ないし9−Nはバッファ、10はマルチプ
レクサ、11はホールドビット保持回路、12はCPU
(中央処理装置)を表す。FIG. 2 is a configuration diagram of one embodiment of the present invention, and FIG. 3 is an operational waveform diagram of the configuration shown in FIG. 2. In the figure, 6-1 is a waveform shaping circuit, 7-1 is an edge detection circuit, 8-1 to 8-N are counters, 9-1 to 9-N are buffers, 10 is a multiplexer, 11 is a hold bit holding circuit, 12 is CPU
(Central processing unit).
第2図において、波形整形回路6−1は、車輪速センサ
1−1によって検出された車輪速パルスの波形を矩形波
に整形するものである。In FIG. 2, a waveform shaping circuit 6-1 shapes the waveform of the wheel speed pulse detected by the wheel speed sensor 1-1 into a rectangular wave.
エツジ検出回路7−1は、波形整形回路6−1によって
矩形波に整形された車輪速パルスの立ち上がりエツジ、
あるいは立ち下がりエツジを契機として1周期分の信号
を生成するものである。The edge detection circuit 7-1 detects the rising edge of the wheel speed pulse shaped into a rectangular wave by the waveform shaping circuit 6-1.
Alternatively, a signal for one cycle is generated using a falling edge as a trigger.
カウンタ8−1ないし8−Nは、エツジ検出回路7−1
によって生成された車輪速パルスの1周期分の信号の間
に、幾つのクロックが計数されるかを測定するものであ
る。The counters 8-1 to 8-N are the edge detection circuit 7-1.
This is to measure how many clocks are counted during one cycle of the wheel speed pulse generated by the wheel speed pulse.
バッファ9−1ないし9−Nは、カウンタ8−1ないし
8−Nによって測定された結果(車輪速)を保持するも
のである。Buffers 9-1 to 9-N hold the results (wheel speeds) measured by counters 8-1 to 8-N.
マルチプレクサ10は、バッファ9−1ないし9−、N
に保持されている測定された結果のいずれのものをデー
タバスに送出するかを選択するものである。The multiplexer 10 includes buffers 9-1 to 9-, N
This selects which of the measured results held in the data bus is to be sent to the data bus.
ホールドビット保持回路11は、カウンタ8−■ないし
8−Nによって、車輪速パルスの周期の計測が完了した
状態を保持するものである。The hold bit holding circuit 11 maintains a state in which the measurement of the period of the wheel speed pulse is completed by the counters 8-1 to 8-N.
CPU12は、ホールドビット保持回路11を走査して
、ホールドビットがセットされているものに対応するバ
ッファ9−1ないし9−Nに格納されている値を、マル
チプレクサ1oを介して読み取った後2図示RESET
信号を送出して工、7ジ検出回路7−1およびカウンタ
8−1などをリセットするものである。エツジ検出回路
7−1がリセットされることによりホールドビットちり
セットされる。そして、この読み取った車輪速に最適な
アンチスキンドブレーキ制御を行うよう2図示されてい
ないアンチスキッドブレーキ制御部に制御信号を通知し
て、アンチスキッドブレーキ制御を行うものである。The CPU 12 scans the hold bit holding circuit 11 and reads, via the multiplexer 1o, the values stored in the buffers 9-1 to 9-N corresponding to the hold bits set. RESET
It sends a signal to reset the 7-digit detection circuit 7-1, the counter 8-1, etc. The hold bit is set by resetting the edge detection circuit 7-1. Then, a control signal is sent to an anti-skid brake control section (not shown) to perform anti-skid brake control that is optimal for the read wheel speed.
次に、第3図に示す波形図を用いて動作を詳細に説明す
る。Next, the operation will be explained in detail using the waveform diagram shown in FIG.
第3図の波形■は、車輪速センサ1−1によって発生さ
れた車輪速パルスを波形整形回路6−1によって波形整
形した後の波形である。Waveform (2) in FIG. 3 is a waveform obtained by shaping the wheel speed pulse generated by the wheel speed sensor 1-1 by the waveform shaping circuit 6-1.
波形■は、エツジ検出回路?−1から出力される波形で
あり、車輪速パルスの1周期に相当する波形である。Is the waveform ■ an edge detection circuit? -1, and corresponds to one cycle of the wheel speed pulse.
波形■は、クロック波形である。このクロックを計数す
ることにより、車輪速パルスの1周期の時間が計測され
る。Waveform ■ is a clock waveform. By counting this clock, the time of one cycle of the wheel speed pulse is measured.
波形■は、カウンタ8−1に対する人力波形である。Waveform (2) is a manual waveform for counter 8-1.
波形■は、カウンタ8−1によって波形■が計数された
結果の波形である。The waveform (2) is a waveform obtained by counting the waveform (2) by the counter 8-1.
波形■は、エツジ検出回路7−1およびカウンタ8−1
をリセットする波形である。The waveform ■ is the edge detection circuit 7-1 and the counter 8-1.
This is the waveform that resets the .
波形■は、ホールドビット保持回路11によって保持さ
れた波形である。このホールドビット保持回路11にホ
ールドビットがセットされると。Waveform (2) is a waveform held by the hold bit holding circuit 11. When a hold bit is set in this hold bit holding circuit 11.
ホールドビット保持回路11を順次走査していたCPU
12が、君亥当するバッファ9−1ないし9−Nに格納
されている車輪速データを読み出し。The CPU that was sequentially scanning the hold bit holding circuit 11
12 reads the wheel speed data stored in the buffers 9-1 to 9-N assigned to you.
次いで、波形■(リセット信号)を送出してリセットし
、再度車輪速の測定を開始させる。Next, a waveform ① (reset signal) is sent out to reset the wheel speed and start measuring the wheel speed again.
以上説明したように、各カウンタ8−1ないし8−Nに
よって車輪速の計測が完了した場合に。As explained above, when wheel speed measurement is completed by each counter 8-1 to 8-N.
ホールドビット保持回路11にホールドビットがセット
されるため、CPU12は任意のタイミングで当該ホー
ルドビット保持回路11を走査して。Since a hold bit is set in the hold bit holding circuit 11, the CPU 12 scans the hold bit holding circuit 11 at an arbitrary timing.
セットされたホールドビットに該当するバッファ・9−
1ないし9−Nから車輪速データを逐次読み出して、ア
ンチスキッドブレーキ制御を行うことが可能となる。Buffer corresponding to the set hold bit 9-
It becomes possible to sequentially read wheel speed data from 1 to 9-N and perform anti-skid brake control.
以上説明したように9本発明によれば、各車輪の回転速
度に対応して発生したパルス信号の周期をパルス周期計
数回路によって測定し、この測定が完了した状態をホー
ルドビット保持回゛路に表示させることにより、CPU
側は上記回転速度に対応したパルス信号に非同期的に各
車輪の速度を逐次検出し、必要な制御をすることができ
るため。As explained above, according to the present invention, the period of the pulse signal generated corresponding to the rotational speed of each wheel is measured by the pulse period counting circuit, and the state when this measurement is completed is stored in the hold bit holding circuit. By displaying the CPU
This is because the speed of each wheel can be sequentially detected asynchronously with the pulse signal corresponding to the rotational speed and the necessary control can be performed.
高速時および低速時においても、安定なアンチスキッド
ブレーキ制御を行うことができる。Stable anti-skid brake control can be performed even at high speeds and low speeds.
第1図は本発明の原理的構成図、第2図は本発明の1実
施例構成図、第3図は第2図図示構成の動作波形図を示
す。
図中、l−1ないし1−Nは車輪速センサ、2−1ない
し2−Nはパルス周期計数回路、3−1ないし3−Nは
ホールドビット保持回路、4は制御部、5−1ないし5
−Nはアンチスキンドブレーキ制御部を表す。
特許出願人 富士通株式会社(外1名)代理人弁理士
長谷用 文廣(外1名)4♂e1厚埋約構A゛
第 1[21
啼
中輪fLりt莞み1スリ
第2(21図示す豫へ゛り動体演形口
$ 3 図FIG. 1 is a diagram showing the basic configuration of the present invention, FIG. 2 is a diagram showing the configuration of one embodiment of the present invention, and FIG. 3 is a diagram showing operating waveforms of the configuration shown in FIG. In the figure, l-1 to 1-N are wheel speed sensors, 2-1 to 2-N are pulse period counting circuits, 3-1 to 3-N are hold bit holding circuits, 4 is a control unit, and 5-1 to 5
-N represents an anti-skinned brake control section. Patent Applicant: Fujitsu Limited (1 other person) Representative Patent Attorney: Fumihiro Hase (1 other person) 4♂e1 Thick Burial Contract Structure A゛ No. 1 Figure 21 shows the moving body performance mouth shown in Figure 3.
Claims (1)
ッドブレーキ制御装置において、 各車輪の回転速度に対応した周期を持つパルス信号を夫
々発生させる車輪速センサ(1)と、この各車輪センサ
(1)から出力されたパルス信号の周期を夫々測定する
パルス周期計数回路(2)と、この各パルス周期計数回
路(2)によってパルス信号の周期の測定を完了した状
態をホールド状態として夫々ビット表示するホールドビ
ット保持回路(3)とをそなえ、 ホールドビット保持回路(3)に保持されているホール
ドビットを走査して、ホールド状態が表示されている場
合に、パルス周期計数回路(2)によって測定された値
を読み取った後、当該パルス周期計数回路(2)をリセ
ットすることにより、各車輪の速度を検出し、この検出
した夫々の車輪速度に対応したブレーキ制御を夫々の車
輪に対して行うよう構成したことを特徴とするアンチス
キッドブレーキ制御装置。[Claims] An anti-skid brake control device that performs brake control corresponding to the speed of each wheel includes a wheel speed sensor (1) that generates a pulse signal having a period corresponding to the rotational speed of each wheel; A pulse period counting circuit (2) that measures the period of the pulse signal output from each wheel sensor (1), and a state in which the measurement of the period of the pulse signal is completed by each pulse period counting circuit (2) is held. The pulse period counting circuit (3) scans the hold bits held in the hold bit holding circuit (3) and displays a pulse period counting circuit (3) when the hold state is displayed. After reading the value measured by step 2), the pulse period counting circuit (2) is reset to detect the speed of each wheel, and apply brake control to each wheel in accordance with the detected wheel speed. An anti-skid brake control device characterized in that it is configured to control an anti-skid brake.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6243186A JPH0694273B2 (en) | 1986-03-20 | 1986-03-20 | Anti-skidding brake control device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6243186A JPH0694273B2 (en) | 1986-03-20 | 1986-03-20 | Anti-skidding brake control device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62218256A true JPS62218256A (en) | 1987-09-25 |
JPH0694273B2 JPH0694273B2 (en) | 1994-11-24 |
Family
ID=13199979
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6243186A Expired - Lifetime JPH0694273B2 (en) | 1986-03-20 | 1986-03-20 | Anti-skidding brake control device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0694273B2 (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012233736A (en) * | 2011-04-28 | 2012-11-29 | Mitsubishi Electric Corp | Rotational speed calculating device |
-
1986
- 1986-03-20 JP JP6243186A patent/JPH0694273B2/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012233736A (en) * | 2011-04-28 | 2012-11-29 | Mitsubishi Electric Corp | Rotational speed calculating device |
Also Published As
Publication number | Publication date |
---|---|
JPH0694273B2 (en) | 1994-11-24 |
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