JPS62211945A - Semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 18
- 229920005591 polysilicon Polymers 0.000 claims abstract description 18
- 238000009792 diffusion process Methods 0.000 claims description 22
- 239000002184 metal Substances 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000000758 substrate Substances 0.000 claims description 14
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 7
- 239000004020 conductor Substances 0.000 claims 4
- 238000007667 floating Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 239000003990 capacitor Substances 0.000 abstract 5
- 230000000295 complement effect Effects 0.000 abstract 1
- 229910044991 metal oxide Inorganic materials 0.000 abstract 1
- 150000004706 metal oxides Chemical class 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 30
- 230000003071 parasitic effect Effects 0.000 description 8
- 239000000463 material Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000000087 stabilizing effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置、特にCMOS型半導体装置の
ラッチアップ耐量の向上に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to improving the latch-up resistance of semiconductor devices, particularly CMOS type semiconductor devices.
第2a図は、例えば電子通信学会論文誌別刷(Trai
es、 ICES ’ 78/2 Vol 61−CN
n2 )の「0MO8ICのランチアップ現象の解析」
に示されたCMOS型半導体装置を示す断面図である。Figure 2a shows, for example, a reprint of the journal of the Institute of Electronics and Communication Engineers
es, ICES' 78/2 Vol 61-CN
n2) “Analysis of launch-up phenomenon of 0MO8IC”
FIG. 2 is a cross-sectional view showing the CMOS type semiconductor device shown in FIG.
第2a図において、1はCMOS型半導体装置の基板で
あり、不純物濃度の低いN導電型シリコン(以下、N−
8i基板と称する)で構成されており、2はこのN”−
8t基板1の領域に形成された不純物濃度の低いP導電
型ウェル(以下、P−ウェルと称す)であシ、N 拡散
層14をソース、N 拡散層15をドレイン、ポリシリ
コy16にゲートとしたN型MO3トランジスタを形成
し、N−8i基板1表面でLP 拡散層17をソース、
P 拡散層18をドレイン、19ポリシリコン19をゲ
ートとしたP型MO8トランジスタを形成している。そ
して、互いのMOS トランジスタのゲート16.19
は金属配線で接続されており、20はその入力端子であ
る。また、各々のドレインであるN 拡散層15、P″
−拡散層18も同様に接続されておリ、出力端子21と
なり、上記2つのトランジスタでCMOSインバータを
形成している。In FIG. 2a, reference numeral 1 denotes a substrate of a CMOS type semiconductor device, which is N conductivity type silicon with a low impurity concentration (hereinafter referred to as N−
8i board), and 2 is this N”-
A P conductivity type well (hereinafter referred to as P-well) with a low impurity concentration was formed in a region of the 8t substrate 1, the N diffusion layer 14 was used as the source, the N diffusion layer 15 was used as the drain, and the polysilico layer 16 was used as the gate. An N-type MO3 transistor is formed, and the LP diffusion layer 17 is used as a source on the surface of the N-8i substrate 1.
A P-type MO8 transistor is formed with the P diffusion layer 18 as the drain and the polysilicon 19 as the gate. And gates 16 and 19 of each MOS transistor
are connected by metal wiring, and 20 is its input terminal. In addition, each drain is an N diffusion layer 15, P″
- The diffusion layer 18 is also connected in the same way and becomes the output terminal 21, and the two transistors form a CMOS inverter.
ここで、P 拡散層22はP−ウェル2の電位を安定さ
せ、同様に、N 拡散層23はN−8t基板1の電位を
安定させる働きをもっている。なお、3.11はそれぞ
れVss金属電極配線、VDD金属電極配線であり、以
下VSS電極t VDD電極と称する。上記CMOSイ
ンバータは、第2a図の符号24および26のように、
それぞれP型MO8トランジスタのソース17およびド
レイン18の拡散層をエミッタ、N”−8i基板1をベ
ース、P−ウェル2の拡散層をコレクタとした横型PN
P トランジスタを形成し、また、同図の符号25およ
び27のように、それぞれN型MO8トランジスタのソ
ース14およびドレイン15の拡散層をエミッタ、P−
ウェル層2をベース、N−8i基板1をコレクタとした
縦型NPN トランジスタを形成している。これらの寄
生トランジスタ24.25のベースにバイアスを与える
ベース抵抗は符号28.29で示し。Here, the P diffusion layer 22 has the function of stabilizing the potential of the P-well 2, and similarly, the N diffusion layer 23 has the function of stabilizing the potential of the N-8t substrate 1. Note that 3.11 is a Vss metal electrode wiring and a VDD metal electrode wiring, respectively, and will hereinafter be referred to as a VSS electrode t and a VDD electrode. The CMOS inverter is, as shown in numerals 24 and 26 in FIG. 2a,
Horizontal PN with the source 17 and drain 18 diffusion layers of the P-type MO8 transistor as the emitter, the N''-8i substrate 1 as the base, and the P-well 2 diffusion layer as the collector.
In addition, as indicated by reference numerals 25 and 27 in the figure, the diffusion layers of the source 14 and drain 15 of the N-type MO8 transistor are connected to the emitter and P- transistor, respectively.
A vertical NPN transistor is formed with the well layer 2 as the base and the N-8i substrate 1 as the collector. The base resistors that bias the bases of these parasitic transistors 24,25 are shown at 28,29.
それぞれVDD電極11につながる拡散層23とベース
であるN−8i基板1およびVBs電極3につながる拡
散層22とベースであるP−ウェル層2間の抵抗でア夛
、これら抵抗28.29は極めて低抵抗と考えられる。The resistances between the diffusion layer 23 connected to the VDD electrode 11 and the base N-8i substrate 1, and the resistance between the diffusion layer 22 connected to the VBs electrode 3 and the P-well layer 2 serving as the base are extremely large. It is considered to have low resistance.
また、寄生トランジスタ24゜25のエミッタ抵抗30
.31は、それぞれPおよびN型MO8トランジスタの
ソース17.14とvDD電極11 、 Vss電極3
の間に作られた低抵抗と考えられる。32は上記横型P
NP トランジスタの実効ペース長である。なお、第2
b図は、寄生トランジスタに着目した第2a図の基本等
価回路である。In addition, the emitter resistance 30 of the parasitic transistor 24°25
.. 31 are the sources 17.14 of the P and N type MO8 transistors, the vDD electrode 11, and the Vss electrode 3, respectively.
It is thought that the low resistance created during 32 is the above horizontal type P
This is the effective pace length of the NP transistor. In addition, the second
Figure b is a basic equivalent circuit of Figure 2a, focusing on parasitic transistors.
次に動作について説明する。第2a図において、vDD
電極11に十分大きな正の外来雑音電圧が印加された場
合、 vno電極11からPNP トランジスタ24の
ベース抵抗28を通って電流が流れ、PNpトランジス
タ24は導通状態となる。そして、このトランジスタ2
4のコレクタ電流によ、Q NPN トランジスタ25
のベースがバイアスされ、NPN トランジスタ25は
導通状態となシ、PNP トランジスタ24のベースに
電流が流れるといったようにトランジスタ24.25間
に正帰還がかかり、外来雑音によるトリガ電流がなくな
っても電源端子としてのVDり電極11とVSS電極3
間に電流が定常的に流れラッチアップ現象を起こす。こ
のようにランチアップの起こる条件として、(1)外来
雑音が寄生トランジスタに入る点、(II) 寄生サ
イリスタがターンオンする点、(iil) ターンオ
ン状態が維持される点、などがあげられ、従来では、上
記横型PNP トランジスタの実効ベース長32を大き
くと、9.PNPトランジスタの電流増幅率hFEを少
さくすることによって寄生サイリスタをターンオンしに
くくする方法を用いていた。Next, the operation will be explained. In Figure 2a, vDD
When a sufficiently large positive external noise voltage is applied to the electrode 11, a current flows from the vno electrode 11 through the base resistor 28 of the PNP transistor 24, and the PNp transistor 24 becomes conductive. And this transistor 2
Q NPN transistor 25 with collector current of 4
The base of the PNP transistor 24 is biased, the NPN transistor 25 is not conductive, and current flows to the base of the PNP transistor 24, so that positive feedback is applied between the transistors 24 and 25, and even if the trigger current due to external noise disappears, the power supply terminal remains VD electrode 11 and VSS electrode 3 as
A current flows steadily between them, causing a latch-up phenomenon. The conditions for launch-up to occur in this way include (1) the point at which external noise enters the parasitic transistor, (II) the point at which the parasitic thyristor turns on, and (iii) the point at which the turned-on state is maintained. 9. If the effective base length 32 of the lateral PNP transistor is increased, 9. A method was used to make it difficult to turn on the parasitic thyristor by reducing the current amplification factor hFE of the PNP transistor.
しかし、従来のCMOS型半導体装置は以上のように構
成されているので、外来雑音電圧の印加により発生する
トリガ電流に対して、寄生PNP トランジスタのhp
E奢P 、 N m MOS トランジスタの距離を広
げることによって減少させ、サイリスタのターンオンを
防ぎ2ツチアツプを防止しようとしているために、微細
なパターンレイアウトを行なうのが困難であった。However, since the conventional CMOS type semiconductor device is configured as described above, the parasitic PNP transistor's HP
It has been difficult to create a fine pattern layout because the attempt has been made to reduce E-P and Nm by increasing the distance between the MOS transistors, thereby preventing the thyristor from turning on and preventing double-up.
この発明は上記のような問題点を解消するためになされ
たもので、微細なパターンレイアウトができ、集積度を
高くできるとともに、ラッチアップ耐量の高いCMOS
型半導体装置を得ることを目的とする。This invention was made to solve the above-mentioned problems, and allows for a fine pattern layout, a high degree of integration, and a CMOS with high latch-up resistance.
The purpose is to obtain a type semiconductor device.
この発明に係るCMOS型半導体装置は、電源端子とし
てのvDD電極、V8S電極間に各々と接続した一つの
ポリシリコンまたは金属シリサイドともう一つのポリシ
リコンまたは金属シリサイド間に絶縁層をはさみ容量素
子を形成し、上記半導体装置の能動領域、容量素子の電
極となるポリシリコンまたは金属シリサイドおよび拡散
層の存在しない部分に上記容量素子を配置するようにし
たものである。In the CMOS type semiconductor device according to the present invention, a capacitive element is provided by sandwiching an insulating layer between one polysilicon or metal silicide and another polysilicon or metal silicide connected between the vDD electrode and the V8S electrode as power supply terminals. The capacitive element is arranged in an active region of the semiconductor device, a portion where polysilicon or metal silicide serving as an electrode of the capacitive element and a diffusion layer are not present.
この発明における半導体装置は、外来雑音電圧が印加さ
れた場合でも、Vnl)電極とVssN極間の容量素子
で外来雑音電圧を吸収することによシ、ラッチアップの
発生原因であるトリガ電流の発生を防止することが可能
となる。In the semiconductor device of the present invention, even when an external noise voltage is applied, the capacitive element between the Vnl) electrode and the VssN electrode absorbs the external noise voltage, thereby generating a trigger current that is a cause of latch-up. This makes it possible to prevent
以下、この発明の一実施例を図について説明する。第1
&図icMO8型EPROMのレイアウト図でおり、第
1b図は第1a図のA−B線の断面図である。この実施
例では、N−8i基板1上にP−ウェル2の領域を設け
、 VSS電極3である金属配線とコンタクト穴4aに
より接続したN 拡散層5をソース側とし、ビットライ
ン6である金属配線とコンタクト穴4bによ逆接続した
N 拡散層7をドレイン側とし、第一ポリシリコン8I
Lで70−ティングゲートを形成する。さらに、第二ポ
リシリコン9aでコントロールゲートを形成し、両ゲー
トの重なるP−ウェル2上にソース、ドレインとなるチ
ャネル形成領域10をもつメモリトランジスタを構成す
る際に、上記フローティングゲート8a 、コントロー
ルゲート9aを形成するそれぞれの工程で、容量素子を
形成すべき電極として対をなすポリシリコン層8b、9
bを形成し、これらポリシリコン層8b、9bt各々の
コンタクト穴4c 、 4a全通してVDD電極11お
よびVss電極3である金属配線に電気的に接続するよ
うにしたものである。なお、12は回路内信号線用金属
配線、13は層間絶縁層であり5図中、同一符号は同一
または相当部分を示している。An embodiment of the present invention will be described below with reference to the drawings. 1st
& Figure 1b is a layout diagram of an icMO8 type EPROM, and Figure 1b is a cross-sectional view taken along line AB in Figure 1a. In this embodiment, a P-well 2 region is provided on an N-8i substrate 1, an N diffusion layer 5 connected to a metal wiring, which is a VSS electrode 3, through a contact hole 4a is on the source side, and a metal wiring, which is a bit line 6, is on the source side. The N diffusion layer 7, which is reversely connected to the wiring through the contact hole 4b, is on the drain side, and the first polysilicon 8I
Form a 70-ting gate with L. Furthermore, a control gate is formed using the second polysilicon 9a, and when configuring a memory transistor having a channel forming region 10 serving as a source and a drain on the P-well 2 where both gates overlap, the floating gate 8a, the control gate In each step of forming 9a, a pair of polysilicon layers 8b and 9 are formed as electrodes on which a capacitive element is to be formed.
The contact holes 4c and 4a of these polysilicon layers 8b and 9b are electrically connected to the VDD electrode 11 and the metal wiring that is the Vss electrode 3, respectively. Note that 12 is a metal wiring for an in-circuit signal line, and 13 is an interlayer insulating layer, and in FIG. 5, the same reference numerals indicate the same or corresponding parts.
次に、上記実施例構成の動作について説明する。Next, the operation of the configuration of the above embodiment will be explained.
前記EPROMは、メモリトランジスタ構造にフローテ
ィングゲート8aおよびコントロールゲート9ae有し
ており、アバランシェブレークダウン現象を利用して情
報を記憶し、この2種のゲート材料として通常ポリシリ
コンを使用している。しかるに、第1a図および第1b
図において、vDD電極11とvss電極3間の容量素
子の電極となるポリシリコン層8b、9b’t−形成す
るのに上記メモリトランジスタの2種のゲート製造工程
を用いることにより、従来の製造工程を増すことなく容
量素子を形成することができる。したがって、この容量
素子を電源端子であるVDD電極11とVSS電極3間
に構成することにより、外来雑音電圧がその電源端子に
印加された場合でも上記容量素子において吸収すること
ができ、ラッチアンプの発生原因であるトリガ直流の発
生を防止し、ラッチアップが起こりにくいCMOS型半
導体装置を得ることができる。The EPROM has a memory transistor structure with a floating gate 8a and a control gate 9ae, stores information using an avalanche breakdown phenomenon, and usually uses polysilicon as the material for these two gates. However, FIGS. 1a and 1b
In the figure, by using the two types of gate manufacturing processes for the memory transistor described above to form polysilicon layers 8b and 9b't, which become the electrodes of the capacitive element between the vDD electrode 11 and the vss electrode 3, the conventional manufacturing process A capacitive element can be formed without increasing the capacity. Therefore, by configuring this capacitive element between the VDD electrode 11, which is the power supply terminal, and the VSS electrode 3, even if an external noise voltage is applied to the power supply terminal, it can be absorbed by the capacitive element, and the latch amplifier It is possible to prevent the generation of trigger direct current, which is the cause of generation, and to obtain a CMOS type semiconductor device in which latch-up is less likely to occur.
なお、上記実施例では、CMOS型EPROMの2種類
のゲート材料をポリシリコンとしていたが、他のゲート
材料としてドープドポリシリコンや金属シリサイド等の
材料を用いてもよい。また、EPROMに限らず多層ポ
リシリコンまたは金属シリサイド等をゲート材料および
周辺回路配線材料と用いている半導体装置でも上記容量
素子を形成できるとともに、基板、ウェル構造をそれぞ
れP−基板、N−ウェル、またはN−基板、P−ウェル
とした場合でも上記実施例と同様の効果を奏する。In the above embodiment, the two types of gate materials of the CMOS type EPROM are polysilicon, but other gate materials such as doped polysilicon and metal silicide may be used. Furthermore, the above capacitive element can be formed not only in EPROMs but also in semiconductor devices using multilayer polysilicon or metal silicide as gate materials and peripheral circuit wiring materials, and the substrate and well structure can be changed to P-substrate, N-well, N-well, etc., respectively. Alternatively, even when an N-substrate and a P-well are used, the same effects as in the above embodiment can be obtained.
以上のようにこの発明によれば、従来の能動領域や容量
電極材料、拡散層の存在しない箇所に積層構造の容量素
子を形成することが可能となυ、従来の製造工程に特別
な工程音訓えることなくCMOS型半導体装置のランチ
アップ耐量を向上させることができるとともに、微細な
パターンレイアウトを行なうことができる。これによっ
て、高集積化がはかれ、しかも装置を安価にできるなど
のすぐれた効果がある。As described above, according to the present invention, it is possible to form a capacitive element with a laminated structure in a location where a conventional active region, capacitive electrode material, or diffusion layer does not exist, and special process sound lessons can be added to the conventional manufacturing process. The launch-up resistance of a CMOS type semiconductor device can be improved without any change, and a fine pattern layout can be performed. This has excellent effects such as higher integration and lower cost of the device.
第1a図は、この発明の一実施例によるCMOS型半導
体装置のレイアラトラ示す概略上面図、第1b図はその
A−B線断面図、第2a図は従来の一例を示す寄生トラ
ンジスタを重ねて示したCMOSインバータの概略断面
図、第2b図は同図における寄生トランジスタの基本等
価回路図である。
1・・・・7y−si基板、2・・・・P−ウェル、3
・・・・vss金端金種電極配線VSS電極)、4a。
4b 、 4c 、 4d・・・・コンタクト穴、5・
・・・N+拡散層、6・・・・ビットライン(金属配線
)、7・・・・N 拡散層、8&・ ・・・メモリトラ
ンジスタのフローティングゲート、8b・・・・容量素
子電極用ポリシリコン層、9a・・・・メモリトランジ
スタのコントロールゲート、9b・・・・容量素子電極
用ポリシリコン層、10・・・・チャネル形成領域、1
1・・拳・VDD金属電極配線(VDD電極)、12・
・・・回路内信号線用金属配線、13・・・・層間絶縁
層。FIG. 1a is a schematic top view showing the layout of a CMOS type semiconductor device according to an embodiment of the present invention, FIG. 1b is a cross-sectional view taken along the line A-B, and FIG. FIG. 2b, which is a schematic cross-sectional view of the CMOS inverter, is a basic equivalent circuit diagram of the parasitic transistor in the same figure. 1...7y-si substrate, 2...P-well, 3
...vss gold end gold type electrode wiring VSS electrode), 4a. 4b, 4c, 4d... contact hole, 5.
...N+ diffusion layer, 6...Bit line (metal wiring), 7...N diffusion layer, 8&... Floating gate of memory transistor, 8b...Polysilicon for capacitive element electrode Layer 9a...Control gate of memory transistor, 9b...Polysilicon layer for capacitive element electrode, 10...Channel formation region, 1
1...Fist/VDD metal electrode wiring (VDD electrode), 12.
...Metal wiring for signal lines in the circuit, 13...Interlayer insulating layer.
Claims (1)
型基板領域にそれぞれ異なる導電チャネルのMOSトラ
ンジスタを形成して成るCMOS型半導体装置において
、互いのソース間に金属配線を有しそれぞれの金属配線
に第一のポリシリコンまたは金属シリサイド、第二のポ
リシリコンまたは金属シリサイドを材料とした導電体を
接続し、これら両導電体間に絶縁層をもつ積層構造の素
子を、上記半導体装置の能動領域および両導電体、拡散
層の存在しない配置可能な箇所に配置したことを特徴と
する半導体装置。In a CMOS type semiconductor device, a diffusion layer of an opposite conductivity type is formed in a semiconductor substrate of one conductivity type, and MOS transistors with different conduction channels are formed in substrate regions of both conductivity types. A first conductor made of polysilicon or metal silicide and a second conductor made of polysilicon or metal silicide are connected to the metal wiring, and an element with a laminated structure having an insulating layer between these conductors is used in the semiconductor device described above. 1. A semiconductor device characterized in that an active region, both conductors, and a diffusion layer are arranged at a possible location where no diffusion layer is present.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61056336A JPS62211945A (en) | 1986-03-12 | 1986-03-12 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61056336A JPS62211945A (en) | 1986-03-12 | 1986-03-12 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62211945A true JPS62211945A (en) | 1987-09-17 |
Family
ID=13024364
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61056336A Pending JPS62211945A (en) | 1986-03-12 | 1986-03-12 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62211945A (en) |
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1986
- 1986-03-12 JP JP61056336A patent/JPS62211945A/en active Pending
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