JPS62202625A - Frame synchronization decision circuit - Google Patents

Frame synchronization decision circuit

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JPS62202625A
JPS62202625A JP61018631A JP1863186A JPS62202625A JP S62202625 A JPS62202625 A JP S62202625A JP 61018631 A JP61018631 A JP 61018631A JP 1863186 A JP1863186 A JP 1863186A JP S62202625 A JPS62202625 A JP S62202625A
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JP
Japan
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circuit
slip
data
counter
frame synchronization
Prior art date
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JP61018631A
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Japanese (ja)
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JPH065833B2 (en
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Katsuya Shirota
克也 城田
Toru Suzuki
徹 鈴木
Takao Gotoda
後藤田 卓男
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

PURPOSE:To prevent missing of data by providing a clock control circuit controlling number of read clocks so as to make two periods coincident when missing or duplication of transmission data is caused in a frame synchronization decision circuit. CONSTITUTION:If a slip takes place, number of clocks fed to a counter 3 is controlled at a clock control circuit 4 by using a write slip (W-Slip) signal or a read slip (R-Slip) signal sent from a bit buffer circuit (BB circuit) 1 and a narrow clock T-CK to make the counter period coincident with the frame period thereby holding the frame synchronization. Since an out of synchronism signal from a collation circuit 2 is not sent to a synchronizing circuit, the event of data missing until the resynchronization establishment is not caused and only a data causing a slip is in error.

Description

【発明の詳細な説明】 〔概要〕 フレーム同期判定回路において、ビットバッファ回路で
転送データに欠落又は重複が発生した時は、この回路か
らの書込みスリップ信号又は読出しスリップ信号を利用
してカウンタに加えるクロックを増減させて、カウンタ
のカウント周期を転送データのフレーム周期に一致させ
る様にして転送データの消失がない様にするものである
[Detailed Description of the Invention] [Summary] In the frame synchronization determination circuit, when data loss or duplication occurs in the bit buffer circuit, the write slip signal or read slip signal from this circuit is used to add the data to the counter. The clock is increased or decreased so that the count period of the counter matches the frame period of the transfer data, thereby preventing loss of transfer data.

〔産業上の利用分野〕[Industrial application field]

本発明は、例えば加入者系の伝送装置に使用されるフレ
ーム同期判定回路の改良に関するものである。
The present invention relates to an improvement in a frame synchronization determination circuit used, for example, in a subscriber-based transmission device.

一般に、加入者側に設けられた端末装置からのデータは
インターフェース部、加入者線を介して例えば電話局に
伝送されるが、加入者側の基準クロックにはジッタがあ
るので電話局側の基準クロックと非同期になっている。
Generally, data from a terminal device installed on the subscriber side is transmitted to, for example, a telephone office via an interface section and a subscriber line, but since the reference clock on the subscriber side has jitter, It is asynchronous to the clock.

そこでインターフェース部に入っているビットバッファ
回路(以下B8回路と省略する)で加入者側のデータを
電話局側の基準クロックに同期させているが、この時に
データの欠落や重複が発生しても転送データの消失を最
小限に抑える様にすることが要望されている。
Therefore, the data on the subscriber side is synchronized with the reference clock on the central office side using a bit buffer circuit (hereinafter abbreviated as B8 circuit) included in the interface section, but even if data is missing or duplicated at this time, It is desired to minimize the loss of transferred data.

〔従来の技術〕[Conventional technology]

第4図は従来例のブロック図、第5図は第4図の動作説
明図で、第5図(a)は正常動作時、第5図(b)はス
リップ発生時(データ欠落)を示す。
Figure 4 is a block diagram of the conventional example, and Figure 5 is an explanatory diagram of the operation of Figure 4, where Figure 5 (a) shows normal operation and Figure 5 (b) shows when a slip occurs (data loss). .

そこで、第5図を参照しながら第4図の動作を説明する
が、第5図の左側の記号は第4図中の同じ記号の部分の
波形を示す。
Therefore, the operation of FIG. 4 will be explained with reference to FIG. 5. The symbols on the left side of FIG. 5 indicate the waveforms of the portions with the same symbols in FIG.

+1)  正常動作時−第5図(a)参照8B回路1に
、例えばフレームパルス(F)  1ピント、データパ
ルス(0〜6)7ビツトの1フレーム8ビツト構成のデ
ータ、このデータから抽出した書込みクロック(以下−
〇にと省略する)及び−CKと非同期の読出しクロック
(以下R−(Jと省略する)が入力する(第5図(a)
−■、W−CK、R−CK参照)。
+1) During normal operation - see Fig. 5(a) 8B circuit 1 contains, for example, data of one frame 8-bit configuration with one frame pulse (F) 1 pin and data pulse (0 to 6) 7 bits, extracted from this data. Write clock (hereinafter −
A read clock asynchronous to -CK (hereinafter R- (abbreviated as J) is input (see Figure 5(a)).
-■, W-CK, R-CK).

そこで、入力データは−CKでフリップフロップ(以下
FFと省略する)11に書込まれてDlを出力し、これ
が−CK及びR−CKを用いてT−CK回路14で発生
した幅の狭いクロックT−CKでFF 12に書込まれ
てD2を出力し、これが更にR−GKでFF13に書込
まれて出力されたD3が、例えば排他的論理和回路(以
下EX−OR回路と省略する)で構成された照合回路2
に加えられる(第5図(a)−01,T−CK、D 2
.D3参照)。
Therefore, the input data is written to the flip-flop (hereinafter abbreviated as FF) 11 using -CK and outputs Dl, which is then converted into a narrow clock generated by the T-CK circuit 14 using -CK and R-CK. T-CK is written to FF 12 to output D2, which is further written to R-GK to FF 13 and output D3, for example, an exclusive OR circuit (hereinafter abbreviated as EX-OR circuit). Verification circuit 2 consisting of
(Fig. 5(a)-01, T-CK, D2
.. (See D3).

一方、カウンタ3は8進カウンタ(lフレームが8ピン
ト構成の為)でカウント値が0の時に出力を照合回路2
に送出する様になっているので、照合回路2でカウント
周期と転送データのフレーム周期を常時EX−OR回路
で照合し、一致していればフレーム同期が取れていると
判定する(第5図(a)−03,■参照)。
On the other hand, counter 3 is an octal counter (because the l frame has an 8-pin configuration), and when the count value is 0, the output is sent to the verification circuit 2.
Therefore, the collation circuit 2 constantly collates the count period and the frame period of the transferred data using an EX-OR circuit, and if they match, it is determined that frame synchronization has been achieved (Figure 5). (a)-03, see ■).

尚、周期の一致/不一致の照合は、例えば第5図(a)
−03と■に示す様にフレームFとカウント値Oのタイ
ミングが一敗すれば周期は一致し、不一致の時は周期は
一致しないとする。
In addition, the matching/mismatching of the cycles can be checked, for example, as shown in Fig. 5(a).
As shown in -03 and ■, if the timings of frame F and count value O fail once, the cycles match, and if they do not match, the cycles do not match.

偉) スリップ発生時−第5図(b)参照第5図(b)
−■に示す様にジッダを伴う入力データは、このデータ
から抽出したーGKでFF 11Jrに書込まれてDI
を出力し、T−CK″rFF 12に書込まれる□が、
Dl中のデータ“4″はFF 12に書込まれる前に“
5′″に更新されるので欠落する(第5図(bl−W−
GK、D 1.T−CK、D 2参照)、そして、FF
 12の出力口2はR−GKでFF 13に書込まれて
、出力D3が照合回路2に加えられるが1ビツト欠落し
たので、1フレ一ム周期は正常時゛よりも短くなる。
5) When a slip occurs - see Figure 5 (b) Figure 5 (b)
- The input data with jitter as shown in ■ is extracted from this data.
The □ that is output and written to T-CK″rFF 12 is
Data “4” in Dl is “4” before being written to FF12.
5'', so it is missing (Fig. 5 (bl-W-
GK, D 1. T-CK, D2), and FF
The output port 2 of 12 is R-GK written to the FF 13, and the output D3 is applied to the verification circuit 2, but since one bit is missing, one frame period is shorter than in the normal state.

一方、カウンタは正常に動作しているのでカウンタ周期
は第5図体)−■と変わらないので2つの周期は不一致
となり、照合回路2より同期外れと判定して信号を端子
OUTより同期回路(図示せず)に送出し、ここで再同
期が取られる(第5図(b)−D3.■参照)。
On the other hand, since the counter is operating normally, the counter period remains the same as in Figure 5) - ■, so the two periods do not match, and the verification circuit 2 determines that the synchronization is out of order, and the signal is sent from the terminal OUT to the synchronization circuit (Figure 5). (not shown), and resynchronization is taken here (see FIG. 5(b)-D3.■).

尚、上記の状態を書込みスリップ(以下−5lipと省
略する)、データが重複する状態を読出しスリップ(以
下R−slipと省略する)と云うが、後者の場合はフ
レーム周期が長くなって2つの周期は不一致となる。又
、88回路中の15はスリップ検出回路でスリップが発
生した時に−5lip又はR−slip信号を外部に送
出する。
The above state is called a write slip (hereinafter abbreviated as -5lip), and the state where data overlaps is called a read slip (hereinafter abbreviated as R-slip). In the latter case, the frame period becomes longer and two The cycles will be inconsistent. Further, 15 of the 88 circuits are slip detection circuits that send out a -5lip or R-slip signal to the outside when a slip occurs.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上記で説明した様にスリップが発生すると、照合回路2
からの出力で同期回路が再び同期を取り直さなければな
らないので、再同期が確立する迄のデータが消失すると
云う問題点がある。
When a slip occurs as explained above, the verification circuit 2
Since the synchronization circuit must resynchronize using the output from the synchronization circuit, there is a problem in that the data until resynchronization is established is lost.

〔問題点を解決する為の手段〕[Means for solving problems]

上記の問題点は第1図に示す如く、フレーム同期判定回
路で転送データの欠落又は重複が発生した時、2つの周
期が一致する様に読出しクロックの数を制御するクロッ
ク制御回路4を設けた本発明のフレーム同期判定回路に
より解決される。
The above problem is solved by providing a clock control circuit 4 that controls the number of read clocks so that the two periods match when a dropout or duplication of transfer data occurs in the frame synchronization determination circuit, as shown in FIG. This problem is solved by the frame synchronization determination circuit of the present invention.

〔作用〕[Effect]

本発明はスリップが発生した時にBB回路1より送出さ
れたW−slip信号またはR−slip信号とT−C
Kを用いて、クロック制御回路4でカウンタ′3に加え
るクロツタの数を制御してカウンタ周期をフレーム周期
に一致させてフレーム同期を保持させる様にした。これ
により、照合回路2から同期外れの信号が同期回路に送
出されないので再同期確立までのデータ消失と云う事態
は発生せず、スリップが生じたデータのみが誤るだけで
ある。
The present invention combines the W-slip signal or R-slip signal sent from the BB circuit 1 when a slip occurs and the T-C
K is used to control the number of clocks added to the counter '3 by the clock control circuit 4 so that the counter cycle matches the frame cycle and frame synchronization is maintained. As a result, since no out-of-synchronization signal is sent from the verification circuit 2 to the synchronization circuit, data loss does not occur until resynchronization is established, and only the data in which the slip has occurred is erroneous.

〔実施例〕〔Example〕

第1図は本発明の実施例のブロック図、第2図は第1図
中のクロック制御回路のブロック図、第3図は第1図の
動作説明図で、第3図(a)は−Qipの場合、第3図
(blはR−slipの場合であるが、左側の記号は第
1図中の同じ記号の波形図を示す。
FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a block diagram of the clock control circuit in FIG. 1, FIG. 3 is an explanatory diagram of the operation of FIG. 1, and FIG. In the case of Qip, FIG. 3 (bl is the case of R-slip, but the symbols on the left side show the waveform diagram of the same symbols in FIG. 1).

尚、全図を通じて同一記号は同一対象物を示す。Note that the same symbols indicate the same objects throughout the figures.

そこで、第2図、第3図を参照しながら第1図の動作を
説明する。
Therefore, the operation shown in FIG. 1 will be explained with reference to FIGS. 2 and 3.

(1)  W−sljpの場合−第3図(a)参照先ず
、&B回路1にジッタを伴うデータと、このデータから
抽出したーCK及びジッタのないR−CKが加えられる
が(第3図(a)−■、 W−CK、R−CK参照)、
第5図(blと同様にデータ“4”の時に−5lipが
発生してこのデータが欠落すると、W−slip信号が
クロック制御回路4に加えられる(第3図(a)−02
,W−slip参照)。
(1) In the case of W-sljp - see Figure 3 (a) First, data with jitter, -CK extracted from this data, and R-CK without jitter are added to the &B circuit 1 (Figure 3). (a)-■, W-CK, R-CK),
FIG. 5 (Similar to bl, when the data is "4", -5lip occurs and this data is lost, the W-slip signal is applied to the clock control circuit 4 (FIG. 3(a)-02
, W-slip).

この回路にはR−CKとT−GKも加えられているので
、第2図のナンド41によりT−CKの幅だけ“L”に
なり、アンド43はL”の間だけクロックの送出を停止
するので、第3図(a)−〇に示す様に1つのクロック
が2つに分割されたものがオア44を通ってカウンタ3
に加えられる。そこで、カウンタ3の出力は第3図(a
)−■に示す様に“4”、”5″と2つ歩進するので、
照合回路2に加えられたデータとカウンタの周期は一致
する(第3図(al−03,■参照)。
Since R-CK and T-GK are also added to this circuit, the NAND 41 in Fig. 2 makes it "L" by the width of T-CK, and the AND 43 stops sending the clock only while it is "L". Therefore, as shown in FIG. 3(a)-0, one clock is divided into two and passes through the OR 44 to the counter 3.
added to. Therefore, the output of counter 3 is shown in Figure 3 (a
) - As shown in ■, it advances by two steps, "4" and "5", so
The data applied to the verification circuit 2 and the period of the counter match (see FIG. 3 (al-03, ■)).

(2J R−slipの場合−第3図(b)参照第3図
(b)−03に示す様にデータは重複して読出されるの
でフレーム周期は長くなるが、BB回路1より加えられ
るR−slip信号(IIの状態)の反転されたものが
アンド42に加えられるので、R−Cにの1ビツトが阻
止されてカウンタ周期も長くなり第3図(b)−〇の様
に一致する。
(In the case of 2J R-slip - see Figure 3(b) As shown in Figure 3(b)-03, data is read out in duplicate, so the frame period becomes longer, but the R-slip applied from the BB circuit 1 - Since the inverted version of the slip signal (state II) is added to AND 42, one bit of R-C is blocked and the counter period becomes longer, resulting in a match as shown in Figure 3(b)-0. .

そこで、スリップが発生しても同期外れ信号が照合回路
2から送出されないので再同期が行われず、データの消
失もなくなる。尚、スリップが発生した時のデータは誤
るが、それ以外のデータは正常である。
Therefore, even if a slip occurs, an out-of-synchronization signal is not sent out from the collation circuit 2, so resynchronization is not performed and no data is lost. Note that the data when a slip occurs is incorrect, but the other data is normal.

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明した様に、スリップが発生しても同期外
れとならないのでデータの消失が生じないと云う効果が
ある。
As explained in detail above, even if a slip occurs, synchronization does not occur, so there is an advantage that data loss does not occur.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の実施例のブロック図、第2図は第1図
中のクロック制御回路のブロック図、 第3図は第1図の動作説明図、 第4図は従来例のブロック図、 第5図は第4図の動作説明図を示す。 図において、 1はビットバッファ回路・ 2は照合回路、 3はカウンタ、 4はクロック制御回路を示す。 ■    FOll  31t5b  F  O/  
2 3W−slip 仙 Ca) 鱈!図の勤ヂT説EFI団 萬 3 口 Xξ束#]のフ・Oツクロ 第り図 荷q図の動f′F−説明図 A3 5 2 ■   FO/  234”i6 1:”  0 1 
 :l  E(b) 第LL国のi6炸g免−回 男 5 図
Fig. 1 is a block diagram of an embodiment of the present invention, Fig. 2 is a block diagram of the clock control circuit in Fig. 1, Fig. 3 is an explanatory diagram of the operation of Fig. 1, and Fig. 4 is a block diagram of a conventional example. , FIG. 5 shows an explanatory diagram of the operation of FIG. 4. In the figure, 1 is a bit buffer circuit, 2 is a collation circuit, 3 is a counter, and 4 is a clock control circuit. ■ FOll 31t5b FO/
2 3W-slip Sen Ca) Cod! Figure's work theory EFI group 3 mouth
:l E(b) LL country's i6 explosives exemption man 5 Figure

Claims (1)

【特許請求の範囲】 書込みクロックに同期したデータを読出しクロックに同
期したデータに変換して転送すると共に、転送データの
欠落又は重複を検出して信号を出力するビットバッファ
回路(1)と、該読出しクロックをカウントするカウン
タ(3)と、該ビットバッファ回路より出力される転送
データのフレーム周期と該カウンタのカウント周期とが
一致しているか否かを照合する照合回路(2)とから構
成されたフレーム同期判定回路において、 転送データの欠落又は重複が発生した時、2つの周期が
一致する様にカウンタ(3)への該読出しクロックの数
を制御するクロック制御回路(4)を設けたことを特徴
とするフレーム同期判定回路。
[Scope of Claims] A bit buffer circuit (1) that converts data synchronized with a write clock into data synchronized with a read clock and transfers the same, detects loss or duplication of transferred data, and outputs a signal; It consists of a counter (3) that counts read clocks, and a verification circuit (2) that checks whether the frame period of transfer data output from the bit buffer circuit matches the count period of the counter. In the frame synchronization determination circuit, a clock control circuit (4) is provided to control the number of read clocks to the counter (3) so that the two periods match when transmission data is lost or duplicated. A frame synchronization determination circuit characterized by:
JP61018631A 1986-01-30 1986-01-30 Frame synchronization judgment circuit Expired - Lifetime JPH065833B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61018631A JPH065833B2 (en) 1986-01-30 1986-01-30 Frame synchronization judgment circuit

Applications Claiming Priority (1)

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JP61018631A JPH065833B2 (en) 1986-01-30 1986-01-30 Frame synchronization judgment circuit

Publications (2)

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JPS62202625A true JPS62202625A (en) 1987-09-07
JPH065833B2 JPH065833B2 (en) 1994-01-19

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ID=11976963

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Application Number Title Priority Date Filing Date
JP61018631A Expired - Lifetime JPH065833B2 (en) 1986-01-30 1986-01-30 Frame synchronization judgment circuit

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JP (1) JPH065833B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7349295B2 (en) 2001-06-20 2008-03-25 Mitsubishi Denki Kabushiki Kaisha Optical head device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7349295B2 (en) 2001-06-20 2008-03-25 Mitsubishi Denki Kabushiki Kaisha Optical head device

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Publication number Publication date
JPH065833B2 (en) 1994-01-19

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