JPS62202615A - Ttl circuit - Google Patents
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- JPS62202615A JPS62202615A JP2501786A JP2501786A JPS62202615A JP S62202615 A JPS62202615 A JP S62202615A JP 2501786 A JP2501786 A JP 2501786A JP 2501786 A JP2501786 A JP 2501786A JP S62202615 A JPS62202615 A JP S62202615A
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Abstract
Description
【発明の詳細な説明】
（Ｊｌ要〕
ＴＴＬ回路の入力回路部であって、入力回路部のｎｐｎ
トランジスタから入力端子に流れ出る電流が一定の値に
達するとき作動し、該電流の一部を吸収するｐｎｐトラ
ンジスタを設けることにより、ＴＴＬ回路のファンアウ
ト数の増加と入力闇値電圧の安定化の双方を可能とする
。[Detailed description of the invention] (Requires Jl) An input circuit section of a TTL circuit, the npn of the input circuit section
By providing a PNP transistor that operates when the current flowing from the transistor to the input terminal reaches a certain value and absorbs a portion of the current, it is possible to both increase the fan-out number of the TTL circuit and stabilize the input dark value voltage. is possible.
本発明はＴＴＬ回路に関するものであり、更に詳しく言
えばＴＴＬ回路の入力回路部の回路構成に関するもので
ある。The present invention relates to a TTL circuit, and more specifically, to a circuit configuration of an input circuit section of a TTL circuit.
第３図は従来例に係るＴＴＬ回路によるインバータ回路
の回路図であり、ｌはその入力回路部である。ＴＩはエ
ミッタが入力端子（ＩＮ）に接続されたｎｐｎトランジ
スタであり、ベースとコレクタが短絡されている。Ｒ１
はプルアップ抵抗であり、一端が高電圧電源（Ｖｃｃ
）に接続され、他端がｎｐｎトランジスタのコレクタ（
ベース）に接続されている。FIG. 3 is a circuit diagram of an inverter circuit using a TTL circuit according to a conventional example, and l is its input circuit section. TI is an npn transistor whose emitter is connected to an input terminal (IN), and whose base and collector are short-circuited. R1
is a pull-up resistor, one end of which is connected to the high voltage power supply (Vcc
), and the other end is connected to the collector of the npn transistor (
base).
またＴ２〜Ｔ４はｎｐｎトランジスタであり、インバー
タ回路はこれらの回路素子によって構成されている。Further, T2 to T4 are npn transistors, and the inverter circuit is constituted by these circuit elements.
次にこのインバータ回路の動作について説明する。入力
が高レベルのときＴＩはオフするので、Ｔ１のベースは
高レベルとなる。これによりＴ２．Ｔ３．Ｔ４がオンす
るので、出力（ＯＵＴ）は低レベルとなる。Next, the operation of this inverter circuit will be explained. Since TI is off when the input is high, the base of T1 is high. As a result, T2. T3. Since T4 is turned on, the output (OUT) becomes low level.
一方入力が低レベルのときＴＩがオンしてＴ２のベース
は低レベルとなる。これによりＴ２．Ｔ３．Ｔ４がオフ
するので、出力（ＯＵＴ）は高レベルとなる。On the other hand, when the input is at a low level, TI is turned on and the base of T2 is at a low level. As a result, T2. T3. Since T4 is turned off, the output (OUT) becomes high level.
このように第３図に示す回路はインバータ動作を行う。In this way, the circuit shown in FIG. 3 performs an inverter operation.
第４図は第３図の入力回路部ｌを半導体装置によって実
現する構成断面図である。FIG. 4 is a sectional view of the structure in which the input circuit section l of FIG. 3 is realized by a semiconductor device.
２はＴｌのエミッタを形成するＮ型不純物領域、３はＴ
Ｉのベースを形成するＰ型不純物領域であり、４はＰ型
シリコン基板８上に形成されたＮ型エピタキシャル層で
コレクタを形成している。2 is an N-type impurity region forming the emitter of Tl, 3 is T
4 is a P-type impurity region forming the base of I, and 4 is an N-type epitaxial layer formed on a P-type silicon substrate 8 forming a collector.
５はＮ型埋込み層、６はコレクタコンタクト用のＮ型不
純物領域であり、７はアイソレーション用Ｐ型不純物領
域である。5 is an N-type buried layer, 6 is an N-type impurity region for collector contact, and 7 is a P-type impurity region for isolation.
なおＰ型シリコン基板８は接地されている。Note that the P-type silicon substrate 8 is grounded.
ところで第３図および第４図に示す回路部は。 By the way, the circuit section shown in FIGS. 3 and 4.
増幅率の高いｎｐｎトランジスタＴＩを用いているので
、入力が低レベルのときに流れ出る電流ＣＩＩＬ）の量
が比較的多い。Since the npn transistor TI with a high amplification factor is used, the amount of current CIIL flowing out when the input is at a low level is relatively large.
このためかかるＴＴＬ回路を曲設回路の出力に接続する
場合、荊段回路の出力が各ＴＴＬ回路のＩｌｌのすべて
を吸収できなくなり、ファンアウト数が多くとれないと
いう問題点がある。Therefore, when such a TTL circuit is connected to the output of a bending circuit, there is a problem that the output of the stage circuit cannot absorb all of the Ill of each TTL circuit, and the number of fan-outs cannot be increased.
勿論、増幅率の低いｐｎｐトランジスタを用いてＴＩを
形成することによりＩｌｌを減少させることも可能であ
るが、その場合入方悶値電圧が不安定になるという問題
点がある。Of course, it is possible to reduce Ill by forming TI using a pnp transistor with a low amplification factor, but in that case there is a problem that the input threshold voltage becomes unstable.
本発明はかかる従来例の問題点に鑑み創作されたもので
あり、入力閾値電圧が安定でかつ低レベル入力電流の低
減化を可能とする入力回路部を備えたＴＴＬ回路の提供
を目的とする。The present invention was created in view of the problems of the conventional example, and an object of the present invention is to provide a TTL circuit equipped with an input circuit section in which the input threshold voltage is stable and low-level input current can be reduced. .
本発明はエミッタが入力端子に接続されたｎｐｎトラン
ジスタと、エミッタが前記ｎｐｎトランジスタのベース
に、ベースが前記ｎｐｎトランジスタのコレクタに、コ
レクタが低電圧電源にそれぞれ接続されたｐｎｐトラン
ジスタと、一端が前記ｎｐｎトランジスタのベースおよ
びｍ記ｐｎｐトランジスタのエミッタに接続され、他端
が前記ｎｐｎトランジスタのコレクタおよび前記ｐｎｐ
トランジスタのベースに接続された第１の抵抗と、一端
が前記ｎｐｎトランジスタのベース、ｐｎｐトランジス
タのエミッタおよび第１の抵抗の一端に接続され、他端
が高電圧電源に接続されたプルアップ川の第２の抵抗と
よりなる入力回路部を有することを特徴とする。The present invention includes an npn transistor whose emitter is connected to an input terminal, a pnp transistor whose emitter is connected to the base of the npn transistor, whose base is connected to the collector of the npn transistor, and whose collector is connected to a low voltage power supply. The base of the npn transistor and the emitter of m pnp transistors are connected, and the other end is connected to the collector of the npn transistor and the pnp transistor.
a first resistor connected to the base of the transistor; and a pull-up river having one end connected to the base of the npn transistor, the emitter of the pnp transistor and one end of the first resistor, and the other end connected to a high voltage power supply. It is characterized by having an input circuit section consisting of a second resistor.
人力が低レベルのとき第２の抵抗を介してｎｐｎトラン
ジスタにベース電流が流れる。これによりｎｐｎトラン
ジスタがオンして第１の抵抗および第２の抵抗を介して
コレクタ電流が流れる＊ ｎｐｎ）テンジスタのコレ
クタ電流が一定の値以上に流れると、第１の抵抗による
電圧降下によってｐｎｐトランジスタのベース１［位が
低下し、これによりｐｎｐトランジスタがオンして。When the human power is at a low level, a base current flows to the npn transistor via the second resistor. This turns on the npn transistor and the collector current flows through the first resistor and the second resistor. The base 1 level of the transistor drops, which turns on the pnp transistor.
ｎｐｎ、トランジスタに流れる電流の一部が吸収される
。 このように、ｎｐｎトランジスタを介して入力に流
れ出る電流が不当に増加するのを防止できるので、従来
に比ベファンアウント数の増加を図ることができる。A portion of the current flowing through the npn transistor is absorbed. In this way, it is possible to prevent the current flowing into the input via the npn transistor from increasing unduly, so it is possible to increase the number of fan outs compared to the conventional method.
また入力回路部の閾値電圧はｎｐｎトランジスタの特性
によって設定される構成にしているので、従来と同様の
安定な入力閾値電圧を得ることが可能となる。Further, since the threshold voltage of the input circuit section is set according to the characteristics of the npn transistor, it is possible to obtain a stable input threshold voltage similar to the conventional one.
次に図を参照しながら本発明の実施例について説明する
。第１図は本発明の実施例に係るＴＴＬ回路の入力回路
部の回路図である６ｍ１図においてＴＩはｎｐｎトラン
ジスタであり、エミッタは入力端子（ＩＮ）に接続され
ている。またベースとコレクタは抵抗Ｒ２によって接続
されている。Ｔ５はｐｎｐトランジスタであり、コレク
タが接地され、ベースとエミ、りが抵抗Ｒ２によって接
続されている。Ｒ１はゾルアップ抵抗であり、一端がｗ
ｅｃに接続され、他端がＴ１のベース、Ｒ２の一端およ
びＴ５のエミッタに接続されている。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram of an input circuit section of a TTL circuit according to an embodiment of the present invention. In FIG. 6m1, TI is an npn transistor, and its emitter is connected to an input terminal (IN). Further, the base and collector are connected by a resistor R2. T5 is a pnp transistor whose collector is grounded and whose base and emitter are connected through a resistor R2. R1 is a sol-up resistor, and one end is w
ec, and the other end is connected to the base of T1, one end of R2, and the emitter of T5.
第２図は第１図の回路を半導体装置に実現する場合の構
成断面図であり、従来例を示す第４図と同じ番号のもの
は同じものを示している。第２図が第４図と異なる点は
第４図における埋込み層５とコレクタコンタクト用のＮ
型不純物領域６を除き、代わりにコレクタコンタクト用
のＮ型不純物領域９（ｎｐｎトランジスタのエミッタ用
）Ｎ型不純物領域２と同時に形成可Ｅｆｔである。）を
設けたことである。FIG. 2 is a cross-sectional view of the structure when the circuit of FIG. 1 is implemented in a semiconductor device, and the same numbers as in FIG. 4 showing the conventional example indicate the same components. The difference between FIG. 2 and FIG. 4 is that the buried layer 5 in FIG.
Instead of the type impurity region 6, an N type impurity region 9 for collector contact (for the emitter of the npn transistor) can be formed at the same time as the N type impurity region 2. ).
次に本発明の実施例の動作について説明する。Next, the operation of the embodiment of the present invention will be explained.
まず入力が高レベルのとき、ＴＩはオフ状態であるから
電流は流れない、このときＴ５もオフ状態であるから、
入力回路部の出力は高レベルとなる。First, when the input is at a high level, TI is off, so no current flows.At this time, T5 is also off, so
The output of the input circuit section becomes high level.
次に入力が低レベルのときＮＰＮトランジスタＴｌにベ
ース電流が流れるので、ＴＩがオンしてＲ１およびＲ２
を介してＴＩにコレクタ電流が流れる。ところでコレク
タ電流が流れると、Ｒ２による電圧降下によってｐｎｐ
ｌ−ランジスタＴ５のベース電位が下がる。さらにコ
レクタ電流が増加しそその値がある一定の値を越えると
ｐｎｐトランジスタＴ５にベース電流が流れ、ｐｒｘｐ
トラ７ジスタＴ５がオンする。Next, when the input is at a low level, the base current flows through the NPN transistor Tl, so TI is turned on and R1 and R2
Collector current flows through TI. By the way, when the collector current flows, the voltage drop due to R2 causes the pnp
The base potential of the l-transistor T5 decreases. When the collector current further increases and exceeds a certain value, the base current flows through the pnp transistor T5, and the prxp
The transistor T5 turns on.
これにより、いままでｎｐｎトランジスタＴｌのエミッ
タ側に流れていた電流の一部をｐｎｐトランジスタＴ５
を介して接地電位のシリコン基板８に流してｎｐｎトラ
ンジスタＴ１に流れる電流を減らすことができる。As a result, part of the current flowing to the emitter side of the npn transistor Tl is transferred to the pnp transistor T5.
It is possible to reduce the current flowing through the npn transistor T1 by flowing the current through the silicon substrate 8 at the ground potential.
このように本発明の実施例回路によれば、入力回路部に
ｎｐｎトランジスタＴｌを用いているので安定な入力閾
値電圧を得ることができるとともに、低レベル入力電流
が不当に増加しないようｐａｐトランジスタＴ５により
その電流の一部を吸収する構成にしているので、ＴＴＬ
回路のファンアウト数の増加を図ることができる。As described above, according to the embodiment circuit of the present invention, since the npn transistor Tl is used in the input circuit section, a stable input threshold voltage can be obtained, and the pap transistor T5 is used to prevent the low level input current from increasing unduly. Since the structure is designed to absorb a part of the current, TTL
It is possible to increase the fan-out number of the circuit.
また第２図の断面図を参照しながらすでに説明したよう
に、容易に半導体装置として実現することが可能となる
。Further, as already explained with reference to the cross-sectional view of FIG. 2, it is possible to easily realize the semiconductor device.
以上説ＩＪＪ したように、本発明によればｐｎｐトラ
ンジスタによって入力端子側に流れる低レベル入力電流
の増加を抑えることができるので、多くのファンアウト
数をとることが可能なＴＴＬ回路を実現することができ
る。また入力端子に接続する部分にはｎｐｎトランジス
タを用いているので、安定な入力閾値電圧を得ることが
できる。As described above, according to the present invention, it is possible to suppress the increase in the low-level input current flowing to the input terminal side by the pnp transistor, so it is possible to realize a TTL circuit that can have a large number of fan-outs. I can do it. Furthermore, since an npn transistor is used in the portion connected to the input terminal, a stable input threshold voltage can be obtained.
第１図は本発明の実施例に係るＴＴＬ回路の入力回路部
の回路図であり、
第２図は第１図の構成断面図である。
第３図は従来例に係るＴＴＬ回路によるインバータ回路
の回路図であり、
第４図は第３図の入力回路部ｌを半導体装置によって実
現する構成断面図である。
（符号の説明）
ｌ・・・入力回路部、
２・・・Ｎ型不純物領域（ＴＩのエミッタ）、３・・・
Ｐ型不純物領域（Ｔｌのベース、又はＴ５のベース）。
４・・・Ｎ型エピタキシャル層（Ｔｌのコレクタ。
又はＴ５のベース）、
５・・・Ｎ型埋込み層、
６．９・・・コレクタコンタクト用Ｎ型不純物領域、
７・・・アイソレーション用Ｐ型不純物領域。
８・・・Ｐ型シリコン基板（Ｔ５のコレクタ）、ＴＩ
、Ｔ２〜Ｔ４・・・ｎ ｐ ｎ トランジスタ、Ｔ５・
・・ｐｎｐトランジスタ。
爪８硼−日Ｐｒｏ−づ■二連イ利回と！＆’［！］第１
図
第２図FIG. 1 is a circuit diagram of an input circuit section of a TTL circuit according to an embodiment of the present invention, and FIG. 2 is a sectional view of the configuration of FIG. 1. FIG. 3 is a circuit diagram of an inverter circuit using a TTL circuit according to a conventional example, and FIG. 4 is a sectional view of a structure in which the input circuit section l of FIG. 3 is realized by a semiconductor device. (Explanation of symbols) l...Input circuit section, 2...N type impurity region (TI emitter), 3...
P-type impurity region (base of Tl or base of T5). 4... N-type epitaxial layer (collector of Tl or base of T5), 5... N-type buried layer, 6.9... N-type impurity region for collector contact, 7... P for isolation Type impurity region. 8...P-type silicon substrate (collector of T5), TI
, T2-T4... n p n transistor, T5...
...pnp transistor. 8 nails - Japan Pro - 2 double returns! &'[! ] 1st
Figure 2
Claims (1)
、 エミッタが前記ｎｐｎトランジスタのベースに、ベース
が前記ｎｐｎトランジスタのコレクタに、コレクタが低
電圧電源にそれぞれ接続されたｐｎｐトランジスタと、 一端が前記ｎｐｎトランジスタのベースおよび前記ｐｎ
ｐトランジスタのエミッタに接続され、他端が前記ｎｐ
ｎトランジスタのコレクタおよび前記ｐｎｐトランジス
タのベースに接続された第１の抵抗と、 一端が前記ｎｐｎトランジスタのベース、 ｐｎｐトランジスタのエミッタおよび第１の抵抗の一端
に接続され、他端が高電圧電源に接続されたプルアップ
用の第２の抵抗とよりなる入力回路部を有することを特
徴とするＴＴＬ回路。[Scope of Claims] An npn transistor whose emitter is connected to an input terminal; a pnp transistor whose emitter is connected to the base of the npn transistor, whose base is connected to the collector of the npn transistor, and whose collector is connected to a low voltage power supply; One end is the base of the npn transistor and the pn
It is connected to the emitter of the p transistor, and the other end is connected to the np transistor.
a first resistor connected to the collector of the npn transistor and the base of the pnp transistor; one end connected to the base of the npn transistor, the emitter of the pnp transistor and one end of the first resistor, and the other end connected to a high voltage power supply; A TTL circuit comprising an input circuit section including a second pull-up resistor connected thereto.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2501786A JPS62202615A (en) | 1986-02-07 | 1986-02-07 | Ttl circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2501786A JPS62202615A (en) | 1986-02-07 | 1986-02-07 | Ttl circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62202615A true JPS62202615A (en) | 1987-09-07 |
| JPH0419726B2 JPH0419726B2 (en) | 1992-03-31 |
Family
ID=12154140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2501786A Granted JPS62202615A (en) | 1986-02-07 | 1986-02-07 | Ttl circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62202615A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4826173A (en) * | 1971-08-05 | 1973-04-05 |
-
1986
- 1986-02-07 JP JP2501786A patent/JPS62202615A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4826173A (en) * | 1971-08-05 | 1973-04-05 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0419726B2 (en) | 1992-03-31 |
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