JPS62200388A

JPS62200388A - Scrambler system

Info

Publication number: JPS62200388A
Application number: JP61043310A
Authority: JP
Inventors: 敏昭植野; 高祖　一人
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-02-28
Filing date: 1986-02-28
Publication date: 1987-09-04
Anticipated expiration: 2010-07-31
Also published as: JPH0769661B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、高速デジタルデータをＢＳＩ（Ｂｉｔ　　５
ｅＱｕｅｎｃｅ　　Ｉｎｄｅｐｅｎｄｅｎｃｙ）化する
ためのスクランブラ−（あるいはデスクランブラ−）の
改良に関するものである。[Detailed Description of the Invention] [Object of the Invention] (Field of Industrial Application) The present invention provides high-speed digital data with BSI (Bit 5
The present invention relates to an improvement of a scrambler (or descrambler) for eQuence Independency.

（従来の技術）デジタル通信において、線路符号をＢＳＩ化することは
必要不可欠である。つまり、線路符号は、マーク率が一
定で統計的に零連続が抑圧されていなければならない。(Prior Art) In digital communications, it is essential to convert line codes to BSI. In other words, the line code must have a constant mark rate and statistically suppress consecutive zeros.

もしＢＳＩ化が充分でない場合、受信系においてジッタ
が発生したり、送信系との周期がはずれる確率が高くな
る。If BSI conversion is not sufficient, there is a high probability that jitter will occur in the receiving system or that the period with the transmitting system will be out of sync.

前記線路符号を８８１化する一手段としてスクランブラ
−（デスクランブラ−）が用いられている。特にシフト
レジスタとＥＸＯＲゲートによつて構成される回路によ
り発生させた最大長周期符号系列信号（以下Ｍ系列信号
と記す）とデジタルデータとのＥＸＯＲ（排他的論理和
）をとってスクランル（デスクランル）をかけるスクラ
ンブラ−（デスクランプ長−）方式は回路構成が簡易で
あるうえ、線路符号のマーク率を一定にし、統計的零連
続を制限し、かつジッタも抑圧するというすぐれた特徴
をもっている。A scrambler (descrambler) is used as a means for converting the line code into 881. In particular, the maximum long period code sequence signal (hereinafter referred to as M sequence signal) generated by a circuit composed of a shift register and an EXOR gate is EXORed (exclusive OR) with digital data to perform scrambling (descramble). The scrambler (descramp length) method has a simple circuit configuration, and has the excellent features of keeping the mark rate of the line code constant, limiting statistical zero consecutiveness, and suppressing jitter.

しかし、このスクランブラ−（デスクランブラ−）は、
高速データをスクランブル（デスクランブル）する場合
、回路素子の動作速度の限界により制限を受ける。そこ
で従来、高速シリアルデジタルデータを並列データに変
換して速度を下げ、並列に光牛させたＭ系列信号と各々
ＥＸＯＲをとってスクランブラ（デスクランブル）し、
その後直列データに変換することにより、高速デジタル
データをそのままＭ系列信号とＥＸＯＲをとってスクラ
ンブル（デスクランブル）する場合とまったく同じ効果
をもたせるスクランブラ＝（デスクランブラ−）方式が
用いられていた。However, this scrambler (descrambler)
Scrambling (descrambling) high-speed data is limited by the operating speed limits of circuit elements. Conventionally, high-speed serial digital data is converted to parallel data to reduce the speed, and then scrambled (descrambled) by EXORing each data with the parallel M-sequence signal.
A scrambler (descrambler) method was used in which the high-speed digital data is then converted to serial data, producing exactly the same effect as when the data is scrambled (descrambled) by EXORing the high-speed digital data with the M-sequence signal.

この場合に、Ｍ系列信号を発生させる回路として、特公
昭４９−１２７８６号に示されているように、互いに同
一パターンを有し、かつ相互間に所定の時間関係（位相
関係）を有するｎ個のＭ系列信号を所定の順序で順次繰
返し取出すことにより、ｎ倍の速度を有するＭ系列信号
を得るものが用いられていた。In this case, as shown in Japanese Patent Publication No. 49-12786, there are n circuits that generate the M-sequence signal, each having the same pattern and having a predetermined time relationship (phase relationship) between them. An M-sequence signal that is n times faster is obtained by repeatedly extracting M-sequence signals in a predetermined order in a predetermined order.

しかしながら、上述した従来方式では、Ｍ系列信号を並
列に発生するために必要なＥＸＯＲゲートの数を最小に
することが考慮されていなかったため、Ｍ系列信号を発
生するシフトレジスタの段数、又は並列度が増加すれば
ＥＸＯＲゲートの数が非常に多くなる問題があった。ま
た、ＥＸＯＲゲートを多段に結合しなければならないた
め、伝Ｒ遅延の影響も無視できなくなるという問題があ
った。However, the conventional method described above does not consider minimizing the number of EXOR gates required to generate M-sequence signals in parallel, so the number of stages of shift registers that generate M-sequence signals or the degree of parallelism is There is a problem that if the number of EXOR gates increases, the number of EXOR gates becomes extremely large. Furthermore, since EXOR gates must be connected in multiple stages, there is a problem in that the influence of propagation delay cannot be ignored.

本発明は、上記欠点を解決し、デジタルデータが高速と
なり、並列度が大きくなったり、Ｍ系列信号発生のため
のシフトレジスタの段数を大きくとった場合でも、Ｍ系
列信号の発生のために用いるＥＸＯＲゲートの数を最小
限にとどめ回路規模の小さな、かつゲートの伝搬遅延の
影響も少ない、高速デジタルデータ用のスクランブラ−
（デスクランブラ−）を提供することを目的とする。The present invention solves the above-mentioned drawbacks and can be used to generate M-sequence signals even when digital data becomes faster, the degree of parallelism increases, and the number of stages of shift registers for M-sequence signal generation increases. A scrambler for high-speed digital data that minimizes the number of EXOR gates, has a small circuit scale, and is less affected by gate propagation delay.
(descrambler).

［発明の構成］（問題点を解決するための手段９作用）この発明は、疑
似ランダムデータは、互いに同一パターンを有し、かつ
相互に所定の時間関係を有するｎ個（ｎは２のｋ乗値の
自然数）の最大長周期符号系列信号を所定の順序で繰返
して取出すＮ段のシフトレジスタとＱ個（Ｑは１以上の
自然数）の排他的論理和ゲートとから成る回路から発生
するように構成し、かつ排他的論理和ゲートは発生すべ
き最大長周期符号系列信号を満足する複数種類のシフト
レジスタとの接続組合せに対して最小個数となるように
シフトレジスタに接続したものである。すなわち、並列
Ｍ系列信号を発生させるシフトレジスタのどの段間出力
を取り出して結合させればＥＸＯＲゲートの数が最小と
なるかを帰納的に解析し、ＥＸＯＲゲートの総数が必要
最小限になるように工夫することにより、上記した目的
を達成している。[Structure of the Invention] (Means 9 for Solving Problems) In this invention, there are n pieces of pseudorandom data (n is k of 2) having the same pattern and having a predetermined time relationship with each other. The signal is generated from a circuit consisting of an N-stage shift register that repeatedly extracts the maximum long-period code sequence signal (natural number of multiplication value) in a predetermined order, and Q exclusive OR gates (Q is a natural number of 1 or more). In addition, the exclusive OR gates are connected to the shift registers in such a manner that the minimum number of exclusive OR gates is obtained for the connection combination with a plurality of types of shift registers that satisfy the maximum long-period code sequence signal to be generated. In other words, we inductively analyze which interstage outputs of shift registers that generate parallel M-sequence signals can be extracted and combined to minimize the number of EXOR gates, and then we make the total number of EXOR gates the necessary minimum. By devising the following, we have achieved the above objectives.

（実施例）第１図は本発明の実施例を示す回路図であるが、この実
施例を説明する前に第２図および第３図を参照してＥＸ
ＯＲゲートの最小個数を求める原理について説明する。(Embodiment) FIG. 1 is a circuit diagram showing an embodiment of the present invention, but before explaining this embodiment, please refer to FIGS.
The principle of finding the minimum number of OR gates will be explained.

まず、特公昭４９−１２７８６号によれば、互いに同一
パターンを有し、かつ所定の相互時間関係を有するｎ個
のＭ系列信号を所定の順序を以って順次繰返し取出すこ
とによって、上記Ｍ系列信号に対してｎ倍の速度を有す
るＭ系列信号を青ることができ、前記ｎ個のＭ系列信号
は、シフトレジスタのいくつかの段間出力をＥＸＯＲで
結合すれば得られることが知られている。First, according to Japanese Patent Publication No. 49-12786, by repeatedly extracting n M-sequence signals having the same pattern and having a predetermined mutual time relationship in a predetermined order, It is known that an M-sequence signal having n times the speed of the signal can be generated, and that the n M-sequence signals can be obtained by combining several interstage outputs of the shift register with EXOR. ing.

具体的に説明すれば以下のようになる。一般にＭ系列信
号をＮ段のシフトレジスタで発生される場合、このＮと
並列度ｎとが共通因数を持たず、特にｎが２のべき乗す
なわち２ｋ　（ｋ＝１．２゜・・・）であるとき、ｎ個
の同一パターンのＭ系列信号間の位相差ｊを下式のよう
にとると、ｊ＝　２　Ｎ−ｋ・・・（１）ｎ個の系列信号を多重化して１９られるＭ系列信号はも
とのＭ系列信号と同一のパターンを有しながらその速度
はｎ倍になる。A concrete explanation is as follows. Generally, when an M-sequence signal is generated by an N-stage shift register, this N and the degree of parallelism n do not have a common factor, especially when n is a power of 2, that is, 2k (k=1.2°...) At some point, if we take the phase difference j between n M sequence signals of the same pattern as in the following formula, then j = 2 N-k... (1) By multiplexing n sequence signals, we obtain 19 M The sequence signal has the same pattern as the original M sequence signal, but its speed is n times higher.

次に、基準となる位相のＭ系列信号から位相がｊビット
だけ進んだＭ系列信号を発生させるには、Ｎ段のシフト
レジスタのどの段間出力を取り出して結合させればよい
か説明する。Next, in order to generate an M-sequence signal whose phase is advanced by j bits from an M-sequence signal having a reference phase, a description will be given of which interstage outputs of the N-stage shift register should be extracted and combined.

第２図にＮ段シフトレジスタＳＲを用いたＭ系列信号発
生回路を示す。図において、Ｆ１〜ＦＮはシフトレジス
タＳＲを構成するフリップ７０ツブ、■はＥＸＯＲゲー
ト、ａｉ　　（ｉ　＝Ｏ，−Ｎ）は定数乗算器であり、
ａｉ＝１で結線有り、ａｉ＝０で結線烈しとする。ここ
で、ａｉはＭ系列信号の生成多項式ｆ　（ｘ　）がＮ次
の原始多項式となるようにとられる。FIG. 2 shows an M-sequence signal generation circuit using an N-stage shift register SR. In the figure, F1 to FN are 70 flips forming the shift register SR, ■ is an EXOR gate, ai (i = O, -N) is a constant multiplier,
When ai=1, there is a connection, and when ai=0, there is a connection. Here, ai is taken so that the generating polynomial f (x ) of the M-sequence signal is a primitive polynomial of order N.

すなわち生成多項式は、ｆ（ｘ）＝Σａｉｘ゛ｉ＝０と表わされる。In other words, the generator polynomial is f(x)=Σaix゛ i=0 It is expressed as

ｆ（ｘ）＝Ｏの根、すなわち拡大ガロア体ＧＦ（２Ｎ）
上の原始根をＮベクトルαとするとき、シフトレジスタ
の時点Ｋにおける状態は、α８＝（α１　、α２　、・
・・、αＮＫ）で表わされる。f(x) = root of O, i.e. extended Galois field GF(2N)
When the primitive root above is the N vector α, the state of the shift register at time K is α8=(α1 , α2 , ・
..., αNK).

に　　　　　　ＫここでαＩＫはＦｉの状態である。ところで任意のＫに
対し、α８はｆ（α）で割った剰余Σｂｓα８Ｓ＝０で表わされ、その要素に対しても同じ関係が成立する。to K where αIK is the state of Fi. By the way, for any K, α8 is expressed by the remainder Σbsα8 S=0 when divided by f(α), and the same relationship holds for that element.

これは、Ｋビット進んだ符号α、には、現時点からＮ−
１ビツトあとのＮ個の符号（αｉ！′０≦Ｓ≦Ｎ−１）
をｂｓ倍して法２で加えれば得られることを示している
。This means that the code α, advanced by K bits, has N−
N codes after 1 bit (αi!'0≦S≦N-1)
It shows that it can be obtained by multiplying by bs and adding it using modulo 2.

以上の理論を具体例を用いてさらに詳細に説明する。The above theory will be explained in more detail using a specific example.

具体例として第３図のような、７段のシフトレジスタＳ
Ｒを用いた並列度ｎ−２のＭ系列信号を発生する場合を
考える。原始多項式としてｆ（ｘ）＝ｘ７＋ｘ’＋１を用いる。As a specific example, a 7-stage shift register S as shown in Figure 3 is used.
Consider a case where an M-sequence signal with parallelism n-2 using R is generated. f(x)=x7+x'+1 is used as a primitive polynomial.

まず並列度ｎ−２１よりに＝１となり、Ｎ−４よりｊ＝
６４が求まり、２つのＭ系列信号間の位相は互いに６４
ビツトずれたものであればよいことがわかる。First, due to parallelism n-21, = 1, and from N-4, j =
64 is found, and the phases between the two M-sequence signals are 64
It can be seen that it is sufficient if the bits are shifted.

ここで基準としてフリップ７０ツブＦ１の出力をα０．
と記し、以下フリップ７０ツブＦｉの出カをα　　と記
すと、求める２並列のＭ系列信号は、α　及びα６４と
なる。Here, as a reference, the output of the flip 70 knob F1 is α0.
Hereinafter, the output of the flip 70 tube Fi is written as α, and the two parallel M-sequence signals to be obtained are α and α64.

次にα　すなわちα０より６４ビツト位相の進んだＭ系
列信号は、どの段間出力を結合させればよいかを求める
。Next, it is determined which interstage output should be combined with α, that is, the M sequence signal whose phase is 64 bits ahead of α0.

α　をα　＋α　＋１で割ると余りは、α６＋α　＋α
　＋αとなるので、これよりα６４は、フリップフロッ
プＦ７　、Ｆ５　、Ｆ４　、Ｆ２の各段間出力をＥＸＯ
ＲゲートＥＧ　１〜ＥＧ４で結合すれば発生できること
がわかる。When α is divided by α + α + 1, the remainder is α6 + α + α
+α, so from this α64 outputs the output between each stage of flip-flops F7, F5, F4, and F2 to EXO.
It can be seen that this can be generated by combining the R gates EG1 to EG4.

ところで、ある基準となるＭ系列信号及びそのＭ系列信
号と６４ビツト位相の進んだＭ系列信号の選び方は、少
なくとも６４通りあり、これらのうちどれを採用するか
で、並列Ｍ系列信号発生回路の回路規模、動作速度の限
界等の特性が著しく異なる。以下に６４通りの選び方を
全て示す。By the way, there are at least 64 ways to select a reference M-sequence signal and an M-sequence signal that is 64 bits in phase with the M-sequence signal. Characteristics such as circuit scale and operating speed limits are significantly different. All 64 selection methods are shown below.

ただし、生成多項式は×７＋×４＋１、最大周期は１２
７、並列度は２、位相の進みは６４ビツトとする。However, the generating polynomial is ×7+×4+1, and the maximum period is 12
7. The degree of parallelism is 2 and the phase advance is 64 bits.

α　　　＝　α α　エ１α　＋α　＋α　十α 総ゲート数は３ α　　　二　α α　　　＝　α　　＋　α　　＋　α 総ゲート数は２ α　　　＝　α （ｘ６６＝ａ６＋ｃＸ３＋ａ１総ゲート数は２ α　　　＝　α α６７＝α２＋α０総ゲート数は１ α　　　＝　α α６８＝ａ３＋ａ１総ゲート数は１ α　　　＝　α （ｘ６９＝−ａ４　、、　ａ２総ゲート数は１ α　　　＝　α ａ７０＝ｃ２５＋、３総ゲート数は１ α　＝α　十α α　　　；　α　　　＋　α 総ゲート数は２ α　　　＝　α　　　＋　α 。７２＝ｃｘ５＋ａ４＋ａＯ総ゲート数は３ α　　＝　α　　＋　α α７３＝ａ６＋。５＋ａ１総ゲート数は３ α　　＝　α　　＋　α　　＋　α α７４＝ａ６＋ａ４＋。２＋ａＯ総ゲート数は５ α　　＝　α　　＋　α　　＋　α α７５＝ａ５＋ａ４＋ａ３＋（ｘ１＋ａＯ総ゲート数は
６ α　　；Ａα　　　＋　α　　　＋　αα　　　＝　α
　　　＋　α　　　＋　α　　　＋　α　　　＋　α総
ゲート数は６ α　　　＝　α　　　＋　α　　　＋　α　　　＋　α
α　　　＝　α　　　＋　α　　　＋　α　　　＋　α
　　　＋　α　　　＋　α総ゲート数は８ α　　　＝　α　　　＋　α　　　＋　αα　　　＝　
α　　　＋　α　　　＋　α　　　＋　α　　　＋　α
総ゲート数は６ α　　　；　α　　　＋　α　　　＋　α。７９＝ｏ６
＋ａ２＋ｃｘ１＋。０総ゲート数は５ α　　＝　α　　＋　α　　＋　α　　＋　αα　　　
＝　α　　　＋　α　　　＋　α　　　＋　α　　　＋
　α総ゲート数は７ α１７＝ｏ５＋ｃＸ４＋ａ３＋ａ１ α８１＝・ａ５＋ａ４＋（ｘ３＋ｃＸ２＋ａ１総ゲート
数は７ α１８＝　（！６＋　（Ｚ５＋　Ｑ’　＋　ａ２α８２
＝α６＋α５＋α４＋α３＋α２総ゲート数は７ α１９＝（ｘ６＋ａ５＋ａ４＋ａ３＋ａＯａ８３＝ａ６
＋（：ｘ５＋ａ３＋ｃＲＯ総ゲート数は７ α２０＝ａ６＋。５＋ａ１＋ａＯＣＩ８４＝ａ６＋ａ１＋ａＯ総ゲート数は５ａ２１＝ａ６＋ａ４＋ａ２＋ａ１＋ａＯａ８５＝ｃＸ４
＋ａ２＋ａ１＋、２０総ゲート数は７。２２＝ａ５＋。４＋。３や。２ヤ。１や。０゜８６＝
（：ｘ５＋ａ３＋（：ｘ２や。１総ゲート数は８ α２３＝ｏ６＋（ｘ５＋。４＋。３ヤ。２や。１ａ８７
＝ｃＸ６＋（：ｘ４＋ａ３＋ａ２総ゲート数は８ α２４＝ａ６＋ａ５＋ｃＸ３＋ａ２＋ｏ０α　　＝　α
　　＋　α　　＋　α 総ゲート数は６（ｘ２５＝ａ６＋ａ３＋ａ１＋。０ α　　＝　α　　＋　α　　＋　α 総ゲート数は５ α２６＝α２＋α１＋αＯａ”’＝（ｘ５＋（２’　＋ａ”　＋（ＺＯ総ゲート数
は５ α　　　＝　α　　　＋　α　　　＋　αα　　＝　α
　　＋　α　　＋　α　　＋　α総ゲート数は５ α　　＝　α　　＋　α　　＋　α α　＝α　＋α　＋α 総ゲート数は４ α　　＝　α　　＋　α　　＋　α ｃｘ９３＝ａ４＋ａ３＋ｃ１１＋ａＯ総ゲート数は５ α　　＝　α　　＋　α　　＋　α α　　＝　α　　＋　α　　＋　α　　＋　α総ゲート
数は５ α　　＝　α　　＋　α　　＋　α　　＋　αα　　＝
　α　　＋　α　　＋　α　　＋　α総ゲート数は６ α　　　＝　α　　　＋　α　　　＋　α　　　＋　α
　　　＋　α。９６＝ｃＸ６＋ａ３＋（ｘＯ総ゲート数は６ α　　＝　α　　＋　α　　＋　α　　＋　α　　＋　
α　　＋　αα　　　＝　α　　　＋　α 総ゲート数は６ α　＝α　＋α　＋α　＋α　＋α　＋α　＋α０ α　　　＝　α　　　＋　α 総ゲート数は７ α　＝α　＋α　＋α　＋α　＋α　十αα　　　＝　
α　　　＋　α 総ゲート数は６ α　　＝　α　　＋　α　　＋　α　　＋　α　　＋　
αα　　　　　＝　α　　　＋　α 総ゲート数は５ α　　　＝　α　　　＋　α　　　＋　α　　＋　αα
　　　　　＝　α　　　＋　α 総ゲート数は４ α　　＝　α　　＋　α　　＋　α　　＋　αα　　　
　　冨　α　　　＋　α 総ゲート数は４ α　　　＝　α　　　＋　α　　　＋　α　　　＋　α
α　　　　　＝　α　　　＋　α　　　＋　α総ゲート
数は５ α　　　＝　α　　　＋　α　　　＋　α　　　＋　α
α　　　　　＝　α　　　＋　α　　　＋　α　　　＋
　α総ゲート数は６ α　　　＝　α　　　＋　α　　　＋　αα　　　　　
＝　α　　　＋　α　　　＋　α　　　＋　α総ゲート
数は５ α　＝α　＋α　＋α　＋α 。１０８＝ｃｘ６＋（ｘ４＋ａ３＋（ｘ２−０総ゲート
数は７４３・　５４２１０ α　＝α　＋α　＋α　＋α　＋α ａ１０７＝ｏ５＋ａ３＋（ｘ１＋ａＯ総ゲート数は７ α　＝α　＋α　＋α　＋α　＋α ａ１０８＝ａ６＋（ｘ４＋ａ２＋Ｃ１１総ゲート数は７ α４５＝α６＋α３＋α２＋α０゜１０９＝ａ５＋ａ４＋ａ３＋ａ２＋ａＯ総ゲート数は
７ α４６＝ｃＸ３＋。１＋ａ０ α　　−α　＋α　＋α　＋α　＋α 総ゲート数は６ α４７＝ａ４＋ａ２＋ａ１ α　　　　　＝　α　　　＋　α　　　＋　α　　　＋
　α総ゲート数は５ α　　　；　α　　　＋　α　　　＋　αα１１２＝ｃ
ｘ６＋（ｘ４＋ａ３＋ａ１＋ａＯ総ゲート数は６ α　　　；　α　　　＋　α　　　＋　αα１１３＝ａ
５＋ａ２＋ａ１＋ａＯ総ゲート数は５ α　　　＝　α　　　＋　α α１１４＝ａ６＋ｃＸ３＋ａ２＋ｃＸ１総ゲート数は４ α　　　＝　α　　　＋　α α　　　　　＝　α　　　＋　α　　　＋　α総ゲート
数は３ＣＩ５２＝（Ｘ’　＋（２２＋ｃｘ’ ａ１１６＝ｃｘ４＋。３＋ａ１総ゲート数は４゜５３＝ｏ５＋ａ３＋（ｘｌ α１１７＝ａ５＋ａ４＋ｃＸ２総ゲート数は４ α５４＝ａ６＋ｃｘ４＋。２゜１１８＝ａ６＋。５＋ａ３総ゲート数は４ α５５＝ｃＸ５＋ａ４＋ａ３＋ｃＸＯｃＸ１１９＝ａ６＋ａＯ総ゲート数は４ α５６＝（ｘ６＋ｃＸ５＋ａ４＋ａ１ α１２０＝１２４＋ａ１＋ｃＸ０総ゲート数は５ α５７＝ａ６＋（ｘ５＋ａ４＋ａ２＋。０α　　　　　
＝　α　　　＋　α　　　＋　α総ゲート数は６（Ｚ５８＝（２６＋ａ５＋ａ’　＋（２３＋（Ｚ’　＋
（ＺＯα１２２−ａ６＋ｃＸ３＋ａ２総ゲート数は７ α　　＝　α　　＋　α　　＋　α　　＋　α　　＋　
αα　　　　　＝　α　　　＋　α 総ゲート数は５ α６０＝ａ６＋ａ４＋ａ３＋＋２２＋α１＋ａ０α　　
　　　＝　α　　　＋　α 総ゲート数は６（Ｚ６１＝（ｘ５＋（Ｚ３＋ａ２＋ａ’　＋（Ｚ’α　
　　　　＝　α　　　＋　α 総ゲート数は５ α　　　＝　α　　＋　α　　　＋　α　　　＋　α　
　　＋　αα　　　　　＝　α　　　＋　α 総ゲート数は５ α　　　＝　α　　　＋　α　　　＋　α　　　＋　α
ａ１２７＝ａ。α = α α E1α +α +α 10α Total number of gates is 3 α 2 α α = α + α + α Total number of gates is 2 α = α (x66=a6+cX3+a1 Total number of gates is 2 α = α α67=α2+α0 Total gates The number is 1 α = α α68=a3+a1 The total number of gates is 1 α = α (x69=-a4,, a2 The total number of gates is 1 α = α a70=c25+, 3 The total number of gates is 1 α = α 10α α; α + α Total number of gates is 2 α = α + α .72=cx5+a4+aO Total number of gates is 3 α = α + α α73=a6+.5+a1 Total number of gates is 3 α = α + α + α α74=a6+a4+.2+aO Total The number of gates is 5 α = α + α + α α75 = a5 + a4 + a3 + (x1 + aO The total number of gates is 6 α; Aα + α + αα = α
+ α + α + α + α Total number of gates is 6 α = α + α + α + α
α = α + α + α + α
+ α + α Total number of gates is 8 α = α + α + αα =
α + α + α + α + α
The total number of gates is 6 α; α + α + α. 79=o6
+a2+cx1+. 0 Total number of gates is 5 α = α + α + α + αα
= α + α + α + α +
The total number of α gates is 7 α17=o5+cX4+a3+a1 α81=・a5+a4+(x3+cX2+a1 The total number of gates is 7 α18= (!6+ (Z5+ Q' + a2α82
=α6+α5+α4+α3+α2 The total number of gates is 7 α19=(x6+a5+a4+a3+aOa83=a6
+(:x5+a3+cRO total number of gates is 7 α20=a6+.5+a1+aO CI84=a6+a1+aO total number of gates is 5 a21=a6+a4+a2+a1+aOa85=cX4
+a2+a1+, 20 Total number of gates is 7. 22=a5+. 4+. 3. 2 years. 1. 0°86=
(:x5+a3+(:x2.1 total number of gates is 8 α23=o6+(x5+.4+.3ya.2.1a87
=cX6+(:x4+a3+a2 total number of gates is 8 α24=a6+a5+cX3+a2+o0α = α
+ α + α Total number of gates is 6 (x25=a6+a3+a1+.0 α = α + α + α Total number of gates is 5 α26=α2+α1+αO a"'=(x5+(2'+a" + (ZO total number of gates is 5 α = α + α + αα = α
+ α + α + α Total number of gates is 5 α = α + α + α α = α +α + α Total number of gates is 4 α = α + α + α cx93=a4+a3+c11+aO Total number of gates is 5 α = α + α + α α = α + α + α + α Total number of gates is 5 α = α + α + α + αα =
α + α + α + α Total number of gates is 6 α = α + α + α + α
+ α. 96=cX6+a3+(xO Total number of gates is 6 α = α + α + α + α +
α + αα = α + α Total number of gates is 6 α = α +α +α +α +α +α +α0 α = α + α Total number of gates is 7 α = α +α +α +α +α 10αα =
α + α Total number of gates is 6 α = α + α + α + α +
αα = α + α Total number of gates is 5 α = α + α + α + αα
= α + α Total number of gates is 4 α = α + α + α + αα
The total number of gates is 4 α = α + α + α + α
α = α + α + α Total number of gates is 5 α = α + α + α + α
α = α + α + α +
α total number of gates is 6 α = α + α + αα
= α + α + α + α Total number of gates is 5 α = α + α + α + α. 108=cx6+(x4+a3+(x2-0 total number of gates is 7 43・54210 α = α +α +α +α +α a107=o5+a3+(x1+aO Total number of gates is 7 α = α +α +α +α +α a108=a6+(x4+a2+C11 total number of gates is 7 α45=α6+α3+α2+α0 ゜109=a5+a4+a3+a2+aO Total number of gates is 7 α46=cX3+.1+a0 α −α +α +α +α +α Total number of gates is 6 α47=a4+a2+a1 α = α + α + α +
α total number of gates is 5 α; α + α + αα112=c
x6+(x4+a3+a1+aO total number of gates is 6 α; α+α+αα113=a
5+a2+a1+aO Total number of gates is 5 α = α + α α114=a6+cX3+a2+cX1 Total number of gates is 4 α = α + α α = α + α + α Total number of gates is 3 CI52=(X' + (22+cx' a116=cx4+.3+a1 The total number of gates is 4 ゜53=o5+a3+(xl α117=a5+a4+cX2 The total number of gates is 4 α54=a6+cx4+.2 ゜118=a6+.5+a3 The total number of gates is 4 α55=cX5+a4+a3+cXO cX119=a6+aO The total number of gates is 4 α56=(x6+cX 5+a4+a1 α120=124+a1+cX0 Total number of gates is 5 α57=a6+(x5+a4+a2+.0α
= α + α + α Total number of gates is 6 (Z58 = (26 + a5 + a' + (23 + (Z' +
(ZOα122-a6+cX3+a2 Total number of gates is 7 α = α + α + α + α +
αα = α + α Total number of gates is 5 α60=a6+a4+a3++22+α1+a0α
= α + α Total number of gates is 6 (Z61 = (x5 + (Z3 + a2 + a' + (Z'α
= α + α Total number of gates is 5 α = α + α + α + α
+ αα = α + α Total number of gates is 5 α = α + α + α + α
a127=a.

総ゲート数は３以上から明らかなように、２並列のＭ系列信号を発生す
るために必要なＥＸＯＲゲートの数は、最小１から最大
８とかなりの開きがある。そこでα　とα　のかわりに
、−例としてα３とα８７を選べば、第３図のＥＸＯＲ
ゲートを２つ減らせることがわかる。As is clear from the fact that the total number of gates is 3 or more, the number of EXOR gates required to generate two parallel M-sequence signals varies considerably, from a minimum of 1 to a maximum of 8. Therefore, instead of α and α, if we choose α3 and α87 as an example, we can obtain the EXOR in Figure 3.
It can be seen that the number of gates can be reduced by two.

このように並列Ｍ系列信号を発生させるためのＥＸＯＲ
ゲートの数をあらかじめ最小となるように解析し、スク
ランブラ−（デスクランブラ−）に使用する並列Ｍ系列
信号発生回路の回路規模を小さくし、かつＥＸＯＲゲー
トを多段に使用することによる伝ｍ遅延の悪影響を回避
するのが本発明の要旨である。EXOR to generate parallel M-sequence signals in this way
The transmission delay is achieved by analyzing the number of gates in advance to minimize them, reducing the circuit scale of the parallel M-sequence signal generation circuit used in the scrambler (descrambler), and using EXOR gates in multiple stages. The gist of the present invention is to avoid the negative effects of

次に、第１図に示した本発明によるスクランブラ−（デ
スクランブラ−）の一実施例について説明する。ただし
、この実施例の生成多項式はｆ　（Ｘ）＝Ｘ７＋Ｘ’　
＋１とし、並列度ｎは８とした。したがって、８つのＭ系列
信号Ｍ１〜Ｍ　８ｆＪの位相差は１６である。Next, an embodiment of the scrambler (descrambler) according to the present invention shown in FIG. 1 will be described. However, the generating polynomial in this example is f (X)=X7+X'
+1, and the degree of parallelism n was set to 8. Therefore, the phase difference between the eight M-sequence signals M1 to M8fJ is 16.

図において、Ｆ１〜Ｆ７はシフトレジスタＳＲを構成す
るフリップフロップ、■で示ｔＥＧ　１〜ＥＧ２３はＥ
ＸＯＲゲートである。また０１〜Ｄ８はあらかじめ並列
変換された高速デジタルデータである。前記した理論に
従って７つの７リツプ７０ツブの所定の段間からの出力
をＥＸＯＲを通して結合させ、それぞれ１６ビツトずつ
位相差をもった８つの同一パターンのＭ系列信号をとり
出し、８つの高速デジタルデータとＥＸＯＲをとり、後
段で多重すれば、もとの直列の高速デジタルデータを前
記の８倍の速度のＭ系列信号でスクランブル（デスクラ
ンブル）したのと全く同一の効果を有することは明らか
である。In the figure, F1 to F7 are flip-flops constituting the shift register SR, and tEG1 to EG23 are E
It is an XOR gate. Further, 01 to D8 are high-speed digital data that have been parallel-converted in advance. According to the theory described above, the outputs from the seven 70-tube predetermined stages are combined through an EXOR, and eight M-sequence signals of the same pattern, each with a phase difference of 16 bits, are extracted, and eight high-speed digital data are generated. It is clear that if you EXOR the data and multiplex it in the subsequent stage, you will have exactly the same effect as scrambling (descrambling) the original serial high-speed digital data with an M-sequence signal that is 8 times faster than the above. .

第１図では並列Ｍ系列信号を発生するために１６個のＥ
ＸＯＲゲートが使われているが、この場合本発明による
解析を行なわず、無作為に１６ビツトずつ位相の異なる
８ＩＩＩＮの段間出力の結合を用いた場合には最大で２
５個のＥＸＯＲゲートを使わなければならない場合が存
在する。In Figure 1, 16 E
An XOR gate is used, but in this case, if the analysis according to the present invention is not performed and 8IIIN interstage outputs whose phases differ by 16 bits at random are used, the result will be 2 at maximum.
There are cases where five EXOR gates must be used.

この場合と本実施例を比較すれば、ＥＸＯＲゲート数が
４割削減できることができることがわかる。したがって
本発明によれば、スクランブラ（デスクランブラ）の段
数及び並列度が与えられた場合、必要最小限の回２ｆ！
規模と消費電力が保証され、ＥＸＯＲゲート数の減少に
よりゲートの化１２″ｉ１延による影響を緩和でき、回
路素子の動作速度の限界による制限も緩和できる利点が
ある。Comparing this case with this embodiment, it can be seen that the number of EXOR gates can be reduced by 40%. Therefore, according to the present invention, when the number of stages of the scrambler (descrambler) and the degree of parallelism are given, the necessary minimum number of times is 2f!
There are advantages in that the scale and power consumption are guaranteed, the influence of gate expansion can be alleviated by reducing the number of EXOR gates, and the restrictions due to the operating speed limits of circuit elements can be alleviated.

従って、シフトレジスタの段数が増え、並列度が増える
につれてその効果は顕著なものとなる。Therefore, as the number of stages of the shift register increases and the degree of parallelism increases, the effect becomes more significant.

［発明の効果］以上説明したように本発明によれば、並列Ｍ系列信号を
ｎ１させるシフトレジスタのどの段間出力を取り出して
結合させればＥＸＯＲゲートの数が最小となるかを帰納
的に解析し、ＥＸＯＲゲートの総数が必要最小限になる
ように構成したことにより、デジタルデータが高速とな
り、並列度が大きくなったり、Ｍ系列信号発生のための
シフトレジスタの段数を多くとった場合でも、Ｍ系列信
号の発生のために用いるＥＸＯＲゲートの数を最小限に
とどめ回路規模の小さな、かつゲートの伝＃ｌ遅延の影
響も少ない、高速デジタルデータ用のスクランブラ−（
デスクランブラ−）を得ることができる。[Effects of the Invention] As explained above, according to the present invention, it is possible to inductively determine which interstage outputs of the shift registers that make the parallel M-sequence signal n1 can be taken out and combined to minimize the number of EXOR gates. By analyzing and configuring the total number of EXOR gates to the minimum necessary, digital data can be processed at high speeds, even when the degree of parallelism is increased or the number of shift register stages is increased to generate M-sequence signals. , a scrambler for high-speed digital data that minimizes the number of EXOR gates used to generate M-sequence signals, has a small circuit scale, and is less affected by gate transmission delay.
Descrambler) can be obtained.

[Brief explanation of drawings]

第１図は本発明の一実施例を示す回路図、第２図および
第３図は従来のＮ段シフトレジスタを用いたＭ系列信号
発生回路を示す回路図である。ＳＲ・・・シフトレジス
タ、ＥＧ　　１〜ＥＧ２３・・・ＥＸＯＲゲート、Ｆ　
１〜Ｆ７・・・フリップフロップ。FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIGS. 2 and 3 are circuit diagrams showing an M-sequence signal generation circuit using a conventional N-stage shift register. SR...Shift register, EG1~EG23...EXOR gate, F
1-F7...Flip-flop.

Claims

[Claims] High-speed serial data is converted into parallel data in predetermined units, and the exclusive OR of pseudorandom data generated in synchronization with each parallel data and each parallel data is determined, and the exclusive logical In a scrambler method in which high-speed serial data is scrambled with pseudo-random data and output by converting the sum output into serial data, the pseudo-random data mutually have the same pattern,
and an N-stage shift register that repeatedly extracts n (n is a natural number of 2 to the k power) maximum length period code sequence signals in a predetermined order and having a predetermined time relationship with each other, and Q shift registers (Q is 1 or more). The exclusive OR gate is configured to be generated from a circuit consisting of an exclusive OR gate (a natural number of The scrambler method is characterized by being connected to shift registers so that the number of shift registers is the minimum.