JPS6218999Y2 - - Google Patents
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- JPS6218999Y2 JPS6218999Y2 JP11273781U JP11273781U JPS6218999Y2 JP S6218999 Y2 JPS6218999 Y2 JP S6218999Y2 JP 11273781 U JP11273781 U JP 11273781U JP 11273781 U JP11273781 U JP 11273781U JP S6218999 Y2 JPS6218999 Y2 JP S6218999Y2
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- 230000005540 biological transmission Effects 0.000 claims description 12
- 230000003111 delayed effect Effects 0.000 claims description 2
- 230000005284 excitation Effects 0.000 description 8
- 238000001514 detection method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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- Control Of Amplification And Gain Control (AREA)
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Description
【考案の詳細な説明】
本考案は無線機の送信機などに用いられる自動
送信出力制御回路に関する。[Detailed Description of the Invention] The present invention relates to an automatic transmission output control circuit used in a transmitter of a radio device, etc.
従来用いられてきた自動送信出力制御回路のブ
ロツク図を第１図に示す。図において、６は励振
回路、７は励振回路６の出力をON−OFFするス
イツチ（SW）回路、１は励振回路６の出力を増
幅する電力増幅回路、２は出力電力の検出回路、
３は比較回路、４は基準電圧発生回路、５は制御
回路である。電力増幅回路１で発生した出力電力
は検出回路２で検出され基準電圧発生回路４であ
らかじめ設定されている基準電圧と比較回路３で
比較され、その差に応じた電圧が出力される。こ
の電圧によつて制御回路５が駆動され電力増幅回
路１の出力電力が制御される。この制御方法は検
出回路および制御回路の帰還回路の応答時間の遅
れのため電力増幅回路１の出力電力はあらかじめ
設定された出力電力の値を一時的に超える問題が
あつた。また電力増幅器１の出力電力として大き
な値が要求されたり、また段結合された場合など
は、制御回路５を安価にするため、多段結合回路
の前段の回路を制御するので、前記応答時間の遅
れで後段の増幅器の入力が一時的に過大になりト
ランジスタの寿命を短かくしたり、法律で決めら
れた送信電力をオーバするなどの欠点があつた。 A block diagram of a conventionally used automatic transmission output control circuit is shown in FIG. In the figure, 6 is an excitation circuit, 7 is a switch (SW) circuit that turns on and off the output of the excitation circuit 6, 1 is a power amplifier circuit that amplifies the output of the excitation circuit 6, 2 is an output power detection circuit,
3 is a comparison circuit, 4 is a reference voltage generation circuit, and 5 is a control circuit. The output power generated by the power amplifier circuit 1 is detected by a detection circuit 2, and compared with a reference voltage preset by a reference voltage generation circuit 4 by a comparison circuit 3, and a voltage corresponding to the difference is output. The control circuit 5 is driven by this voltage, and the output power of the power amplifier circuit 1 is controlled. This control method has a problem in that the output power of the power amplifier circuit 1 temporarily exceeds a preset output power value because of the delay in response time of the detection circuit and the feedback circuit of the control circuit. In addition, when a large value is required as the output power of the power amplifier 1, or when stages are combined, the control circuit 5 controls the previous stage of the multistage combination circuit in order to reduce the cost of the control circuit 5, so that the delay in response time is reduced. This resulted in drawbacks such as the input to the subsequent stage amplifier becoming temporarily excessive, shortening the life of the transistor, and exceeding the legally mandated transmission power.
本考案の目的は上記の欠点を除去した自動送信
出力制御回路を提供することにある。 An object of the present invention is to provide an automatic transmission output control circuit that eliminates the above-mentioned drawbacks.
前記目的を達成するために本考案による自動送
信出力制御回路は送信機の電力増幅回路の出力電
力を整流し基準電圧と比較することにより前記電
力増幅回路の制御電圧を得て前記出力電力を制御
する自動送信出力制御回路において、前記制御電
圧および基準電圧を低電圧に設定しておき、前記
電力増幅回路を起動させると同時に前記制御電圧
および基準電圧を上昇させ、かつ前記基準電圧を
一定時間遅延させて設定値に到達させるように構
成してある。 In order to achieve the above object, the automatic transmission output control circuit according to the present invention rectifies the output power of the power amplifier circuit of the transmitter and compares it with a reference voltage to obtain the control voltage of the power amplifier circuit and control the output power. In an automatic transmission output control circuit, the control voltage and the reference voltage are set to low voltages, the control voltage and the reference voltage are increased at the same time as the power amplifier circuit is activated, and the reference voltage is delayed for a certain period of time. The configuration is such that it reaches the set value.
前記構成によれば起動時、送信出力が設定値を
超えることなく、また多段結合等に起因するトラ
ンジスタの早期劣化等も防止でき本考案の目的は
完全に達成される。 According to the above configuration, upon startup, the transmission output does not exceed the set value, and early deterioration of the transistor due to multi-stage coupling etc. can be prevented, and the object of the present invention is completely achieved.
以下、図面を参照して本考案をさらに詳しく説
明する。第２図は本考案による自動送信出力制御
回路の実施例を示すブロツク図である。図におい
て、SW回路７がOFF状態のとき電力増幅器１に
は制御回路５より制御電圧がかからないように構
成されている。SW回路７は従来の方法では励振
回路６のみをオンオフするものであつたが、本考
案では比較回路３に印加される基準電圧の遅延回
路８も同時に制御し、基準電圧値となる電圧を比
較回路３にあらかじめ加えておかず電力増幅器１
を起動時低電圧から徐々に設定値まで上昇させる
ようにしてある。基準電圧値までの上昇時間は検
出回路２で検出し、比較回路３で比較し制御回路
５で出力電力が変化するという閉ループの応答時
間よりも長くしてあり、これにより出力電力が過
大になることが防止される。 Hereinafter, the present invention will be explained in more detail with reference to the drawings. FIG. 2 is a block diagram showing an embodiment of an automatic transmission output control circuit according to the present invention. In the figure, the power amplifier 1 is configured so that no control voltage is applied from the control circuit 5 when the SW circuit 7 is in the OFF state. In the conventional method, the SW circuit 7 turns only the excitation circuit 6 on and off, but in the present invention, it simultaneously controls the delay circuit 8 for the reference voltage applied to the comparator circuit 3, and compares the voltage that becomes the reference voltage value. Side power amplifier 1 added in advance to circuit 3
The voltage is gradually increased from a low voltage at startup to the set value. The rise time to the reference voltage value is longer than the response time of the closed loop in which the detection circuit 2 detects, the comparison circuit 3 compares, and the control circuit 5 changes the output power, which results in excessive output power. This will be prevented.
第３図は第２図をさらに具体的に示した回路図
である。励振回路６はSW回路７により図示しな
いバイアス回路が制御され、出力がON−OFF制
御される。励振回路６の出力は電力増幅回路１の
入力に接続され電力増幅回路１は制御用トランジ
スタ９および１０で出力電力が制御される。トラ
ンジスタ９，１０、抵抗R4〜R5等を含む回路は
第２図の５に相当する制御回路である。出力電力
は検出回路２で検出され整流されて比較回路３の
逆相入力端子に入力される。一方、比較回路の同
相入力端子には抵抗R1，R2、コンデンサＣ等で
構成される遅延回路が接続されている。 FIG. 3 is a circuit diagram showing FIG. 2 more specifically. In the excitation circuit 6, a bias circuit (not shown) is controlled by the SW circuit 7, and the output is controlled to be turned on and off. The output of the excitation circuit 6 is connected to the input of the power amplifier circuit 1, and the output power of the power amplifier circuit 1 is controlled by control transistors 9 and 10. A circuit including transistors 9, 10, resistors R4 to R5 , etc. is a control circuit corresponding to 5 in FIG. The output power is detected by the detection circuit 2, rectified, and input to the negative phase input terminal of the comparison circuit 3. On the other hand, a delay circuit composed of resistors R 1 , R 2 , a capacitor C, etc. is connected to the in-phase input terminal of the comparator circuit.
SW回路７がOFF状態のときは、抵抗R1には電
圧が加わつていないため同相入力端子には抵抗
R2とR3出力の分圧値がかかるようになつてお
り、逆相入力側よりわずか高くなつている。これ
は比較回路３の出力を安定にするためである。ト
ランジスタ９は、この比較回路出力で動作しない
ように抵抗R5でエミツタの電圧をベース電圧よ
り少し高くしてある。これによりトランジスタ９
の出力電圧は零ボルトとなつている。 When the SW circuit 7 is in the OFF state, no voltage is applied to the resistor R1 , so the common-mode input terminal is connected to the resistor.
The divided voltage value of R 2 and R 3 outputs is applied, and it is slightly higher than the negative phase input side. This is to stabilize the output of the comparison circuit 3. The emitter voltage of the transistor 9 is set to be slightly higher than the base voltage using a resistor R5 so that the transistor 9 does not operate based on the output of the comparator circuit. As a result, transistor 9
The output voltage is zero volts.
SW回路７をON状態にすると抵抗R1とR2で分
割された基準電圧がコンデンサＣに充電され始め
ると同時に励振回路６にバイアス電圧を与えられ
動作する。コンデンサＣの両端の電圧が増加する
と次等に比較回路３の出力電圧も増加し分割抵抗
R1とR2で決められた設定値まで出力電力を増加
させる。このときの抵抗とコンデンサによる時定
数は閉ループ応答時間よりも長くなるように設定
されている。 When the SW circuit 7 is turned on, the capacitor C starts to be charged with the reference voltage divided by the resistors R1 and R2 , and at the same time a bias voltage is applied to the excitation circuit 6 to operate it. When the voltage across capacitor C increases, the output voltage of comparator circuit 3 also increases, and the dividing resistor
Increase the output power to the set value determined by R 1 and R 2 . The time constant of the resistor and capacitor at this time is set to be longer than the closed loop response time.
以上により、電力増幅回路１は起動時設定値を
超えることなく出力電力が制御され、トランジス
タは過大電圧から防止される。 As described above, the output power of the power amplifier circuit 1 is controlled without exceeding the startup setting value, and the transistors are prevented from being overvolted.
本考案は以上詳しく説明したように、電力増幅
器の制御電圧を当初低電圧（例えば零ボルト）に
しておき、起動と同時に上昇させるようにしかつ
基準電圧を一定の遅延を与えて設定値まで上昇さ
せるように構成することにより、出力電力の立上
がり特性を抑えることができ過大出力電力の防止
および電力トランジスタの寿命を長くすることに
十分な効果を発揮する。 As explained in detail above, in the present invention, the control voltage of the power amplifier is initially set to a low voltage (for example, zero volts), and is increased at the same time as startup, and the reference voltage is increased to the set value with a certain delay. With this configuration, the rise characteristics of the output power can be suppressed, and sufficient effects are exhibited in preventing excessive output power and extending the life of the power transistor.
第１図は従来の自動送信出力制御回路のブロツ
ク図、第２図は本考案による自動送信出力制御回
路の実施例を示すブロツク図、第３図は本考案実
施例をさらに具体的に示した回路図である。
１……電力増幅回路、２……検出回路、３……
比較回路、４……基準電圧発生回路、５……制御
回路、６……励振回路、７……SW回路、８……
遅延回路、９，１０……トランジスタ、R1〜R7
……抵抗、Ｃ……コンデンサ。
Fig. 1 is a block diagram of a conventional automatic transmission output control circuit, Fig. 2 is a block diagram showing an embodiment of an automatic transmission output control circuit according to the present invention, and Fig. 3 shows a more concrete embodiment of the invention. It is a circuit diagram. 1...Power amplifier circuit, 2...Detection circuit, 3...
Comparison circuit, 4... Reference voltage generation circuit, 5... Control circuit, 6... Excitation circuit, 7... SW circuit, 8...
Delay circuit, 9, 10...transistor, R 1 to R 7
...Resistance, C...Capacitor.
Claims (1)
電圧と比較することにより前記電力増幅回路の制
御電圧を得て前記出力電力を制御する自動送信出
力制御回路において、前記制御電圧および基準電
圧を低電圧に設定しておき、前記電力増幅回路を
起動させると同時に前記制御電圧および基準電圧
を上昇させ、かつ前記基準電圧を一定時間遅延さ
せて設定値に到達させるように構成したことを特
徴とする自動送信出力制御回路。 In an automatic transmission output control circuit that obtains a control voltage of the power amplifier circuit and controls the output power by rectifying the output power of the power amplifier circuit of a transmitter and compares it with a reference voltage, the control voltage and the reference voltage are lowered. The control voltage and the reference voltage are increased at the same time as the power amplifier circuit is activated, and the reference voltage is delayed for a certain period of time to reach the set value. Automatic transmission output control circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11273781U JPS5819545U (en) | 1981-07-28 | 1981-07-28 | Automatic transmission output control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11273781U JPS5819545U (en) | 1981-07-28 | 1981-07-28 | Automatic transmission output control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5819545U JPS5819545U (en) | 1983-02-07 |
| JPS6218999Y2 true JPS6218999Y2 (en) | 1987-05-15 |
Family
ID=29907055
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11273781U Granted JPS5819545U (en) | 1981-07-28 | 1981-07-28 | Automatic transmission output control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5819545U (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2734773B2 (en) * | 1990-11-22 | 1998-04-02 | 日本電気株式会社 | Transmit burst power control circuit |
-
1981
- 1981-07-28 JP JP11273781U patent/JPS5819545U/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5819545U (en) | 1983-02-07 |
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