JPS6218992Y2 - - Google Patents
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- JPS6218992Y2 JPS6218992Y2 JP1981162893U JP16289381U JPS6218992Y2 JP S6218992 Y2 JPS6218992 Y2 JP S6218992Y2 JP 1981162893 U JP1981162893 U JP 1981162893U JP 16289381 U JP16289381 U JP 16289381U JP S6218992 Y2 JPS6218992 Y2 JP S6218992Y2
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- output
- potential
- comparator
- capacitor
- reference signal
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- 239000003990 capacitor Substances 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 5
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- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Measurement Of Velocity Or Position Using Acoustic Or Ultrasonic Waves (AREA)
- Pulse Circuits (AREA)
Description
【考案の詳細な説明】
本案は一定の基準パルス信号(以下基準信号と
いう)から一定時間後に信号をある期間出力する
タイミング回路に係り、特に一定周期の基準信号
によりコンデンサの充放電を行なわせ、このコン
デンサの充放電による鋸歯状電位をウインドコン
パレータの入力側に印加し、このウインドコンパ
レータの出力をタイミング回路の出力となすもの
に関する。[Detailed description of the invention] The present invention relates to a timing circuit that outputs a signal for a certain period of time after a certain period of time from a certain reference pulse signal (hereinafter referred to as the reference signal), and in particular charges and discharges a capacitor using a reference signal of a certain period. This invention relates to a device in which a sawtooth potential due to charging and discharging of this capacitor is applied to the input side of a window comparator, and the output of this window comparator is used as the output of a timing circuit.
このようなタイミング回路において、本案は例
えばウインドコンパレータの入力の上昇側(コン
デンサの充電電位)で該コンパレータより出力す
る信号をタイミング回路の出力信号として使用す
る場合に、コンパレータの入力の下降側(コンデ
ンサの放電電位)で出力される信号が不要な信号
となるところ、ウインドコンパレータの出力端に
プルアツプ抵抗を接続し、このプルアツプ抵抗に
上記コンデンサの充電時のみ通電するよう構成す
ることにより、外部負荷等の誤動作の原因となる
上記の不要な信号の発生を防止できるようにした
ことに特徴を有するものである。 In such a timing circuit, the present invention is useful, for example, when using the signal output from the comparator on the rising side of the input of the window comparator (the charging potential of the capacitor) as the output signal of the timing circuit. Since the signal outputted at the discharge potential (discharge potential of This device is characterized in that it is possible to prevent the generation of the above-mentioned unnecessary signals that cause malfunction of the device.
以下図面に示した本案の実施例について詳細に
説明する。先ず、第1図において、1は基準信号
を一定周期で出力する基準信号発生器、2はベー
スを抵抗3を介して基準信号発生器1の出力端
に、コレクタを抵抗4,5を直列に介して直流電
源の+側(Vcc)に、エミツタを直流電源のアー
ス側(E側)に夫々接続して、後記コンデンサの
放電用として作用するnpnトランジスタ、6は抵
抗4,5間の接続点と直流電源のアース側との間
に接続した充放電用のコンデンサ、7は抵抗8と
共に直列回路を形成して直流電源の+側とアース
側間に接続した抵抗、9は抵抗10と共に直列回
路を形成して直流電源の+側とアース側間に接続
した抵抗、11は非反転入力端を抵抗9,10間
の接続点即ちa点に接続する第1のコンパレー
タ、12は反転入力端を抵抗7,8間の接続点即
ちb点に接続する第2のコンパレータである。而
して、上記抵抗4,5及びコンデンサ6の接続点
即ちロ点はウインドコンパレータの入力(in)と
して第1のコンパレータ11の反転入力端及び第
2のコンパレータ12の非反転入力端に夫々接続
している。又両コンパレータ11,12の出力端
はワイヤードオアに接続され、該出力がウインド
コンパレータの出力(out)即ち当該タイミング
回路の出力となつている。 Embodiments of the present invention shown in the drawings will be described in detail below. First, in Fig. 1, 1 is a reference signal generator that outputs a reference signal at a constant cycle, 2 is a base connected to the output terminal of the reference signal generator 1 via a resistor 3, and a collector connected to resistors 4 and 5 in series. The emitter is connected to the + side (Vcc) of the DC power supply through the terminal, and the emitter is connected to the earth side (E side) of the DC power supply, and the npn transistor acts as a discharge for the capacitor described later. 6 is the connection point between resistors 4 and 5. A charging/discharging capacitor is connected between the DC power source and the ground side of the DC power supply, 7 forms a series circuit with a resistor 8 and is connected between the + side of the DC power source and the ground side, 9 is a series circuit with the resistor 10. A resistor 11 connects the non-inverting input terminal to the connection point between the resistors 9 and 10, that is, point a, and 12 the inverting input terminal. This is a second comparator connected to the connection point between the resistors 7 and 8, that is, point b. The connection point of the resistors 4 and 5 and the capacitor 6, that is, the point L, is connected to the inverting input terminal of the first comparator 11 and the non-inverting input terminal of the second comparator 12 as inputs (in) of the window comparator. are doing. Further, the output ends of both comparators 11 and 12 are connected to a wired OR, and the output becomes the output (out) of the window comparator, that is, the output of the timing circuit.
3は入力端を基準信号発生器1の出力端即ちイ
点に接続するNOT回路、インバータ手段)、14
はNOT回路13に出力端と直流電源の+側間に
接続するプルアツプ抵抗である。而して、上記ウ
インドコンパレータはオープンコレクタで高レベ
ルの出力を得る場合にその出力をプルアツプ抵抗
14で高レベルの電位に接続する必要があり、本
実施例では上記の回路構成によりコンデンサ6の
充電時のみ高レベルの電位に接続できるよう設定
してある。 3 is a NOT circuit connecting the input end to the output end of the reference signal generator 1, that is, point A, and inverter means), 14
is a pull-up resistor connected to the NOT circuit 13 between the output terminal and the + side of the DC power supply. Therefore, when the window comparator is an open collector and obtains a high-level output, it is necessary to connect the output to a high-level potential using a pull-up resistor 14. In this embodiment, the capacitor 6 is charged with the above circuit configuration. It is set so that it can be connected to a high level potential only when
次に、第2図は本案タイミング回路の各部の信
号波形図、第3図は本案を実施しなかつたタイミ
ング回路(NOT回路13を省き、プルアツプ抵
抗14の一端を直流電源の+側に接続したもの)
の各部の信号波形図であり、イは基準信号発生器
1の出力波形〔第1図のイ点の波形〕、ロはコン
デンサ6の電位〔第1図のロ点の電位〕、aは抵
抗9,10によつて決定される第1のコンパレー
タ11の非反転入力端の電位〔第1図のa点の電
位〕、bは抵抗7,8によつて決定される第2の
コンパレータ12の反転入力端の電位〔第1図の
b点の電位〕、ハはウインドコンパレータの出力
波形〔第1図のハの出力波形〕を示す。そして、
1は基準信号から信号が出力されるまでの時
間、2は基準信号から出力信号が停止するまで
の時間を示す。 Next, Figure 2 is a signal waveform diagram of each part of the proposed timing circuit, and Figure 3 is a timing circuit in which the proposed timing circuit is not implemented (the NOT circuit 13 is omitted and one end of the pull-up resistor 14 is connected to the + side of the DC power supply). thing)
1 is a signal waveform diagram of each part, A is the output waveform of the reference signal generator 1 [the waveform at point A in FIG. 1], B is the potential of the capacitor 6 [the potential at point B in FIG. 1], and a is the resistor. b is the potential of the non-inverting input terminal of the first comparator 11 determined by resistors 7 and 10 (potential at point a in FIG. 1), and b is the potential of the second comparator 12 determined by resistors 7 and 8. The potential at the inverting input end [the potential at point b in FIG. 1], and C indicates the output waveform of the window comparator [the output waveform at point C in FIG. 1]. and,
1 indicates the time from the reference signal until the signal is output, and 2 indicates the time from the reference signal until the output signal stops.
上記構成のタイミング回路において、先ず基準
信号発生器1から第2図イに示す信号が出力され
ると、トランジスタ2は抵抗3を介してベースに
ベース電流が印加されることにより導通し、コン
デンサ6の電荷が抵抗5、トランジスタ2を介し
て放電される為、コンデンサ6の電位は略零電位
となる。 In the timing circuit configured as described above, when the reference signal generator 1 outputs the signal shown in FIG. Since the electric charge is discharged through the resistor 5 and the transistor 2, the potential of the capacitor 6 becomes approximately zero potential.
そして、基準信号発生器1からの信号がなくな
りトランジスタ2が非導通になると、コンデンサ
6は直流電源の+側より抵抗4を介して第2図ロ
に示す如く充電される。充電初期において、コン
パレータ11は非反転入力端の電位が反転入力端
の電位より高い為に高レベルの出力となるが、コ
ンパレータ12は反転入力端の電位が非反転入力
端の電位より高く、低レベルの出力になつている
為、ワイヤードオアに接続されたウインドコンパ
レータの出力信号は出ておらない。このような状
態からコンデンサ6の電位が上昇して、コンパレ
ータ12の非反転入力端の電位が反転入力端の電
位より高くなると、コンパレータ12の出力も高
レベルとなり、ワイヤードオアに接続されたウイ
ンドコンパレータから第2図ハに示す信号が出力
され、該出力は基準信号から1時間経過した後
である。 When the signal from the reference signal generator 1 disappears and the transistor 2 becomes non-conductive, the capacitor 6 is charged from the positive side of the DC power supply via the resistor 4 as shown in FIG. 2B. At the beginning of charging, the comparator 11 outputs a high level because the potential at the non-inverting input terminal is higher than the potential at the inverting input terminal, but the comparator 12 outputs a high level because the potential at the inverting input terminal is higher than the potential at the non-inverting input terminal. Since it is a level output, the output signal of the window comparator connected to wired OR is not output. When the potential of the capacitor 6 rises from this state and the potential of the non-inverting input terminal of the comparator 12 becomes higher than the potential of the inverting input terminal, the output of the comparator 12 also becomes high level, and the window comparator connected to the wired OR The signal shown in FIG. 2C is outputted after one hour has elapsed since the reference signal.
そして、基準信号から2時間が経過すると、
コンパレータ11の反転入力端の電位が非反転入
力端の電位より高くなる為、コンパレータ11の
出力が低レベルとなり、ウインドコンパレータの
出力も第2図ハに示すように低レベルとなる。 Then, when two hours have passed since the reference signal,
Since the potential at the inverting input terminal of the comparator 11 becomes higher than the potential at the non-inverting input terminal, the output of the comparator 11 becomes a low level, and the output of the window comparator also becomes a low level, as shown in FIG. 2C.
基準信号発生器1から再び基準信号が出力され
ると、トランジスタ2が導通してコンデンサ6の
電荷が放電され、その放電途中において両コンパ
レータ11,12の出力が共に高レベルになる期
間が存在するが、基準信号がNOT回路13によ
り反転されて、ウインドコンパレータの出力がプ
ルアツプ抵抗14で高レベルの電位に接続されて
おらない為、ウインドコンパレータの出力は低レ
ベル状態にあつて第2図ハに示す如く不要な信号
を発生することがない。つまり、基準信号によつ
てトランジスタ2がオンしている間にコンデンサ
の電位は急速に低下して電位a,bを通過するた
めこの電位a,b間でコンパレータ11,12の
出力は共に高レベルとなる。従つて、オープンコ
レクタとなつているウインドコンパレータの出力
端がプルアツプ抵抗14によつて高レベルの電位
に接続されておれば第3図のαの如き信号が発生
する。 When the reference signal is output again from the reference signal generator 1, the transistor 2 becomes conductive and the charge in the capacitor 6 is discharged, and during the discharge, there is a period in which the outputs of both the comparators 11 and 12 are both at a high level. However, since the reference signal is inverted by the NOT circuit 13 and the output of the window comparator is not connected to the high-level potential by the pull-up resistor 14, the output of the window comparator is at a low level, as shown in Fig. 2 (c). As shown, no unnecessary signals are generated. In other words, while transistor 2 is turned on by the reference signal, the potential of the capacitor rapidly decreases and passes through potentials a and b, so between potentials a and b, the outputs of comparators 11 and 12 are both at a high level. becomes. Therefore, if the output terminal of the open collector window comparator is connected to a high level potential by the pull-up resistor 14, a signal such as α in FIG. 3 will be generated.
しかしながら、本考案においては、プルアツプ
抵抗14は基準信号が発生している間、インバー
タ手段13によつて、反転された低レベルの電位
に接続されているため、ウインドコンパレータの
出力は低レベルを維持し、第3図のハのαの如き
信号を発生することがない。 However, in the present invention, the pull-up resistor 14 is connected to the inverted low level potential by the inverter means 13 while the reference signal is generated, so that the output of the window comparator remains at a low level. However, a signal such as α in FIG. 3 is not generated.
尚、本案のタイミング回路は例えば、超音波送
波器から所定空間へ超音波パルスを送波して、そ
の反射波を超音波受波器により受波することによ
り被検知物体の存在を検出する超音波パルスエコ
ースイツチにおいて、被検知物体を感知する感知
距離範囲を設定する為に用いられ、ウインドコン
パレータの出力を感知距離範囲とするものであ
る。勿論、本案タイミング回路は上記用途に限定
されるものではない。 Note that the timing circuit of the present invention detects the presence of an object to be detected by, for example, transmitting an ultrasonic pulse from an ultrasonic transmitter to a predetermined space and receiving the reflected wave by an ultrasonic receiver. In an ultrasonic pulse echo switch, it is used to set the sensing distance range for sensing the object to be detected, and the output of the window comparator is used as the sensing distance range. Of course, the timing circuit of the present invention is not limited to the above applications.
以上の如く本案によれば、簡単な構成で不要な
信号の発生を防止でき、誤動作のないタイミング
回路を提供することができる。 As described above, according to the present invention, generation of unnecessary signals can be prevented with a simple configuration, and a timing circuit without malfunction can be provided.
第1図は本案を実施したタイミング回路の回路
図、第2図は第1図の主要各部の信号波形図、第
3図は本案を実施しなかつたタイミング回路の主
要各部の信号波形図である。
1……基準信号発生器、6……コンデンサ、1
1,12……コンパレータ、13……NOT回
路、14……プルアツプ抵抗。
Fig. 1 is a circuit diagram of a timing circuit in which the present invention is implemented, Fig. 2 is a signal waveform diagram of each main part of Fig. 1, and Fig. 3 is a signal waveform diagram of each main part of a timing circuit in which this invention is not implemented. . 1...Reference signal generator, 6...Capacitor, 1
1, 12...Comparator, 13...NOT circuit, 14...Pull-up resistor.
Claims (1)
発生器と、 この基準パルス信号によりオン,オフするスイ
ツチング手段と、 電源に対して、このスイツチング手段と並列に
接続され、このスイツチング手段のオン,オフに
応答して鋸歯状電位を出力するコンデンサ手段
と、 このコンデンサ手段の出力を比較入力とするウ
インドコンパレータと、 上記基準パルス信号を反転するインバータ手段
と、このインバータ手段と上記ウインドコンパレ
ータの出力端とを接続するプルアツプ抵抗と、 を具備して成るタイミング回路。[Scope of Claim for Utility Model Registration] A reference signal generator that generates a reference pulse signal of a constant period, a switching means that is turned on and off by the reference pulse signal, and a switching means that is connected in parallel to a power source, A capacitor means for outputting a sawtooth potential in response to turning on and off of this switching means, a window comparator having the output of this capacitor means as a comparison input, an inverter means for inverting the reference pulse signal, and this inverter means. A timing circuit comprising: a pull-up resistor connected to the output end of the window comparator;
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1981162893U JPS5868741U (en) | 1981-10-30 | 1981-10-30 | timing circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1981162893U JPS5868741U (en) | 1981-10-30 | 1981-10-30 | timing circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5868741U JPS5868741U (en) | 1983-05-10 |
JPS6218992Y2 true JPS6218992Y2 (en) | 1987-05-15 |
Family
ID=29955198
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1981162893U Granted JPS5868741U (en) | 1981-10-30 | 1981-10-30 | timing circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5868741U (en) |
-
1981
- 1981-10-30 JP JP1981162893U patent/JPS5868741U/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5868741U (en) | 1983-05-10 |
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