JPS62187946A - 多重アクセスを同時に処理するデイジタル・コンピユ−タ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明が属する技術分野〕 本発明は、並列処理が可能なディジタル・コンピュータ
に関する。

〔従来の技術およびその問題点〕

科学技術用途において典型的に見出される計算の集中度
が大きな適用業務に対する並列処理の応用、特に同じ仕
事の並列処理（即ち、同じ命令およびデータ）において
はほとんど進歩がなかった。

キャッシュはディジタル・コンピュータにおい′て長い
間使用され、１つのキャッシュを各処理装置に割当てて
並列処理に用いられてきた。キャッシュとは、主記憶装
置から選択されたデータのコピーを含む高速メモリーで
ある。処理装置からのメモリーのアクセスはキャッシュ
に入るが、これがその時アクセスされた記憶場所のコピ
ーを有するかどうかを決定する。もしそうでなければ、
キャッシュの「ミス」が生じ、キャッシュは処理装置が
必要とするデータに対する主記憶装置のアクセスを行な
うか、慣例的に新たなアクセスの受入れを停市する。

〔問題を解決する手段〕

並行処理の環境においては、特に同じ仕゛１ｔ（即ち、
同じ命令およびデータ）の各部を連続的に処シュは、（
例えば、主記憶装置のアクセスか要求されていたため）
こむが更に早く完了することができなかった保留中のア
クセスの完了時に作動しながらその時のアクセスを同時
に受入れる能力が与えられることか望ましいことを発見
した。このため、各処理装置に対するメモリーの帯域［
口を可能な限り道かに大きくする。

〔発明の要約〕

望ましい実施態様においては、保留状態のアクセスに対
するブロック・アドレスは、アクセスの完了に必要なス
テップの処方からなる状態コードと共に記憶され、保留
状態のアクセスに対するこの格納されたブロック・アド
レスが主記憶装置から受取った新たな各データ・ブロッ
クのアドレスと比較され、それぞれに対する状態コード
はこのコードの前の状態およびアドレスの結果に基いて
ｉｒＦび決定され、その時のアクセスのブロック・アド
レスは依然として進行中のく即ち、キャッシュ・メモリ
ーにおいてはまだ使用できない）主時のアクセスのキャ
ッシュの索引か進行中の主記憶装置のアクセスのキャッ
シュの索引と比較されてメモリーからアクセスされたデ
ータのブロックは、その時のアクセスによりデータが探
索さ九ないが、その時のアクセスによってアドレス指定
されたキャッシュの記憶場所に対し書込まれることにな
るデータであるかどうかを判、定し、キャッシュは複数
の部分に分割され、異なる部分に対する複数のアクセス
を同時に受入れることができ、キャッシュの制御ロジッ
クは即時の完了が可能なアクセスを完了するための速動
ロジックと、保留中のアクセスに対する状態コードを最
初に決定しかつ条件が変化するに伴って状態コードを再
び決定する保留中の状態ロジックと、この状態コードか
完了し得ることを表示する時キャッシュ内のデータおよ
びアドレスの経路の制御を行なって保留状態のアクセス
を完了するアクセス完了ロジックとに分割され、同じ処
理装置からの保留状態のアクセスがこれらが最良の状態
で完了し得る順序ではなく、これらが受取られる順序で
完了することを保証するためロジックが設けられ、２つ
のキャッシュ部分かメモリーからアクセスされるデータ
・ブロックをスプリットし、かつ「記憶装置のアドレス
・バスを共用し、これにより他のキャッシュの１ＭＳ分
によりアクセスされるブロックのアドレスを検出する。

本発明の他の特徴および利点については、望ましい実施
態様の記述および頭書の特許請求の範囲から明らかにな
るであろう。

〔実施例〕

（要約） システムのブロック図が第１図に示されている。８つの
高速処理装置または計算素子（ＣＥ）ｌＯが、２つの中
央処理キャッシュのホード１２（各々か４路のインター
リーブされた中央処理キャッシュ（ＣＰキャッシュ）の
２つの四゛ト部からなる）に対してＣＥおよびキャッシ
ュのボードが接続される背面１９２（第１８図）に位置
するスイッチ１４により接続されている。このスイッチ
は、４つのＣＥのどれでも４つのキャッシュ四半部な同
時にアクセスすることを許容する。このＣＥは各々、同
時の処理を制御するための同時制御装置（ＣＣＵ）２４
を有する。ＣＣＵは、同時制御バス２６の両側の他のＣ
ＣＵと通信する。メモリー・バス１６は、キャッシュの
四半部を８つのメモリー・モジュール１７（それぞれ８
メカバイト）に対して接続する。また、このメモリー・
バスに対して接続されているのは２つの対話式処理装置
のキャッシュ１８であり、その各々が３つの対話式処理
装置（ＩＰ）２０に対して接続される。各ＩＰはマルチ
パス２２として処理し、これに対して周辺装置（図示せ
ず）が接続されている。

本システムは、特に一般的な科学技術計算のため有効な
大域メモリーを共用する、対称的（即ち、マスター／ス
レーブ型ではない）多１［処理コンピュータである。Ｃ
Ｅはヘクトル、（１動小数点および同時命令、ならびに
整数および論理命令を実行することかできる。ＣＥは、
同じ反復構造の人なる反復を同時に処理する（しかし、
こわらため独立的に作動することもできる）。ＩＰは中
速度の対話式処理装置で、整数および論理演算のみを実
行することができ、また入出力の通信量の処理、テキス
ト編集および類似の操作のため使用される。保持される
データ・タイプは、８．１６および３２ビツトの整数／
論理データ、ならびにＩ　ＥＥＥ規格の３２および６４
ビツトの浮動小数点データをＣＥのみに含む。メモリー
は仮想アドレス指定が行なわれる。ＣＥはキャッシュ・
ボード１４を介して大域メモリーをアクセスし、ＣＥは
スイッチ１４を介してこのボードと通信する。各ＣＥは
、それ自体の１６にバイトの仮想アドレスが与えられた
命令キャッシュを有する。ＩＰは、対話式処理装置のキ
ャッシュ１８を介して大域メモリーをアクセスする。

（計算素子） 計算素子（ＣＥ）は高速計算を意図されるものである。

ＣＥは同じものであり、かつ１つのシステム内でできる
だけ少なく実装される。いくつのするものは、同時並行
複合体く以下本文におし１ては「複合体」と呼ぶ）に含
まれると言われる。これに関与しないものは、タスクか
ら外されたと言われる（ＣＣＵの状態ビットＤＥＴＡＣ
ＨＥＤは１であり、このようなタスク消去された動作を
示す）。ＣＥは、システムにおいて実行中のジョブ・ミ
ックスが同時並行処理（例えば、コンパイルおよびテバ
ッグ作業）を利用できないジョブならびにこれを利用で
きるジョブ（例えば、本番ジョブ）を含む場合にタスク
消去され得る。タスク消去されたＣＥは、あたかもこれ
が唯１つのＣＥＬ／かないシステムであるかのように作
用し、あたかも１プロセツサ・システムであるかのよう
に同時並行命令を実行する。

ＣＥのブロック図が第３図に示されている。処理装置内
部のバスＰＩＢＵＳ（１２ビツト幅）を用いて、ＣＣＵ
　２４、アドレス変換装置、命令処理装置（アドレス装
置と整数論理装置の両方を含み、Ｍｏｔｏｒｏｌａ　６
８０２０の命令セットからなる）、およびＰ　Ｉ　ＢＵ
Ｓ、ベクトル・レジスタおよび浮動小数点装置（乗算：
（Ｋ、除算器および加算器を含む）ＣＥスイッヂ間の回
線として作用するＣＥスイ・フチ間にデータおよびアド
レスを転送する。；ｔａｌ制御部（命令パーザ−、マイ
クロ・シーケンサ、およびＲＡＭベースの制御ストアを
含む）は、命令をＣＣＵ、命令プロセッサ、ベクトル・
レジスタ、命令キャッシュおよびＣＥスイッチに対して
与える。ＣＥは、メモリー・スイッチ１４と接続された
アドレスおよびデータ・ボートを用いて同時並行制御バ
ス２６の両側にある他のＣＥおよびＣＰキャッシュ１２
と通信する。

（Ａ、命令） 各ＣＥはメモリーに格納された命令を実行する。各々は
下記の如く４つの命令のカテゴリを解釈して実行するこ
とかできる。即ち、（１）データの移動、論理演算、整
数の算術演算、シフトおよび回転、ビット操作、ビット
・フィールド゛、２進化ｌＯ進演算およびプログラム制
御操作を実現する災木１、（２）浮動小数点データに関
する算術演算（平方根および正弦値の如き関数な含む）
、テストおよび移動操作を実現する洗悲土１悲全土、（
３）一時に３２までのデータ要素についての整数および
浮動小数点演算を実現するペクト壓全席、および（４）
多数のＣＥＪによる命令の並列実行を実現する殴膨笠丘
童脆である。処理装置は、命令の実行を支持するための
いくつかの種類のレジスタ（以降を参照）を含んでいる
。１つの命令は、１ワードが１６ビツトである場合の１
つ以上の完全ワードからなっている。

１つの命令は、関数およびオペランドに関する情報を保
存する。命令における特定のビットは、処理装置から要
求中である関数を定義し、定義するビットの数および場
所は命令に従゛つて変更することができる。命令の残り
のビットは、オペランド、即ち操作されるデータを定義
する。このデータは、メモリー、または処理装置内のレ
ジスタ、または命令自体（即値データ）にあり得、これ
はレジスタ番号、値およびアドレスとして指示すること
ができる。

命令の実行は、通常命令がメモリー内で低位のアドレス
から高位のアドレスへ現われる順序において生じる。正
規のシーケンスで実行される命令は、次々に続かなけれ
ばならない。

処理装置は、プログラム・カウンタ（ｐｃ）と呼ばれる
３２ビツトのレジスタにおいて実行される次の命令のメ
モリー・アドレスを維持することにより命令の実行シー
ケンスを制御する。正規のシーケンスを変更しない命令
の実行中、処理装置は、メモリーにおける次の順位の命
令のアドレス（即ち、その時の命令の直後のワードのア
ドレス）を保有するように、ＰＣを増分する。例えば、
ＰＣは、３２ビツトの命令の実行に続いて４だけ増分さ
れることになる。命令は、ＰＣの内容を修ＩＦシて正規
の命令シーケンスからの分岐を許容する。他の命令は、
指定された値をＰＣに対してロートすることにより正規
のシーケンスを変更する。

」１（本命令と、スカラー整数の結果を生じるベクトル
命令のほとんどは、整数条件コードと呼ばれる処理装置
における特殊なビットを変更する。例えば、２つの等し
い整数値の減算はＯの条件コードをセットするが、比較
的小さな整数値からの比較的大きな整数値の減算は負の
条件コードをセットする。ある命令は、その値か等しい
、より小さい、より大きい等の条件を指定する４ビツト
の条件コード・フィールドを保有する。この条件は、も
し条件コードがある方法でセットされるならば妥当する
。例えば、もし０の条件コートかセットされるならば、
等しい条件が真であり、もし負の条件コ・−ドがセット
され桁溢れ条件コードがクリアされるならば、より小さ
な条件が真となり、負および桁溢れ条件コードがセット
され、０の条件コードがクリアされるならば、より大き
い条件が真となる。浮動小数点命令は別の浮動小数点条
件コードを有する。

（１，ベクトル命令） ベクトル命令は、整数または浮動小数点データの３２要
素まで一時に演算することができる。例えば、１つのベ
クトル加算命令は、１つのスカラー値を１つのベクトル
の各項に加え、２つのベクトルの対応する髪素を加え、
あるいは１つのベクトルの各項を一緒に加える（ベクト
ルを１つのスカラー値にする）ことができる。ベクトル
命令は、ベクトルの特性を定義すため準備作業を必要と
する。３２項より長い長さのベクトルを１つのループ内
で処理する。このループの各反復と同時に、長さが３２
だけ減分される。最後の反復は、：１２より少ない項を
含むことができる（また通常そうである）。例えば、７
２項のベクトルにおいては、ベクトル命令が最初の２回
の反復中に３２項のベクトルについて、また第３および
最後の反復においては８項のベクトルについて演算する
ことなる。このようなベクトル・ループの異なる反復を
、複数のＣＥについて同時に実行することかできる。

（２，処理状態） １つのＣＥは３つの処理状態の１つで作動する。即ち、
（１）皿反皇旦１：処理装置か面頂で述べた如きメモリ
ーからの命令を実行する状態、（２）旌に条五：外部の
割込み、バス例外条件、ある命令、トラップおよび命令
実行中のある条件の発生により開始される状態、（３）
ｌ上：処理装置に停止を要求する重大な障害により生じ
る状態である。処理装置は、下記の２つの特権状態、即
ち特権命令が禁止される五ニエΩ進１、および略々全て
の命令の実行が許される【監ス旦１１にの１つにおいて
作動する。監視状態は、システムの異なるスタックに対
するアクセスを許す割込み監視状態か、マスター監視状
態のいずれかであり得る。処理装置は、例外条件が生じ
ると、割込み監視状態に入る。例外条件の処理は、監視
状態に入るための唯一の方法である。

（３，アドレス空間） 命令において指定されるアドレスは通常仮想的（論理的
）なものであり、使用前に変換される。

仮想アドレスは、機械の状態およびアクセスされるデー
タの性格（例えば、処理装置がある命令またはオペラン
ドを取出しつつあるかどうか）に応していくつかのアド
レス空間の１つに生じることができる。即ち、ユーザの
データ′・ζＩ　（ユーザのｔＬ％　ｋｌｉ　４１１１
毫ｔｙ　　七を斗　ス　キー　）Ｊ　’／７’ｌ　　７
／７　　セ’フ１　　　　７−轡’　　−ブロクラム空
間（ユーザの特権状態における命令のアクセス）、【反
ヱニ立為■（監視特権状態におけるデータのアクセス）
、監　プログラム空ｌＳ（監視特権状態における命令の
アクセス）、■壮′η（ＣＰＵ　　空１１１（内部レジ
スタを含む処理装置空間にはどの特権状態における命令
のアクセスも通学生じない）である。ユーザおよび監視
アドレス空間は、外部記憶装置に対する照合である。

処理装置のアドレス空間は、ＣＥに対して内部の読出し
／アクセス格納領域である。

（Ｂ、データのタイプ） ＣＥは、整数、ビット、ビット・フィールド、２進化ｌ
Ｏ進数、および浮動小数点データの諸タイプを保持する
つ更に、整数データおよびイｌ動小数点データはベクト
ルとしてアクセスすることができる。

（１，整数データ） １つの“整数データ要素は、１バイト（８ビツト）、１
ワード（１６ビツト、即ち２ハイド）、または１０ング
ワード（３２ヒ−ｊ／ト、即ち４バイト）であり得ろう
符号付き算術演算の場合は、整数は正または負の整数を
表わす。最上位ビットは数の符号を構成し、これは正の
数においてはクリアさ九、負の数の場合にセットされる
。残りのビットは数の値を構成１−る。正数は２進法で
格納される。負数は２の補数表記法で格納され、即ち対
応する正の値のビットが反転され１か結果に加えられる
。符号を付さない算術演算の場合には、整数は絶対値を
表わし、全てのビットは数の値を構成し、数は２進法で
格納される。論理演算の場合には、整数はビット単位で
処理される。

（２，ビットおよびビット・フィールド・データ） ビット演算は、１バイトの下位のビットからのそのオフ
セットを指定することにより１つのビットのアクセスを
許容する。ビット・フィールド演算は、（ａ）１バイト
の下位アドレス・ビットからのビット・フィールドのオ
フセット、および（ｂ）ビット・フィールドの幅を指示
することにより、一連のビットに対するアクセスを許容
するつ （３，７’ｌ動小動点数−タ） 浮動小数点データ要素は、ロングワード（単精度）また
はカッドワード（倍精度）であり得る。

最下位ビットは常にデータ要素の上位のアドレス・ビッ
トであり、ビット番号はデータ要素内で上位のアドレス
・ビットから下位のアドレス・ビットにまで及ぶ。メモ
リー内の浮動小数点データの表示は、ある制約の下に単
精度および倍精度数に対する［　ＥＥＥ規格に従う。記
憶素子は、３つの部分、即ち符号、指数および仮数の小
数部からなっている。

（４，ベクトル・データ） ベクトルはタイプにおいて整数または浮動小数点とする
ことができる。要素数はベクトルの長さと呼ばれる。こ
の要素は隣接させることも、また一定のストライドによ
り分けることもできる。ストライドはベクトル増分と呼
ばれ、要素の大きさの倍数で計られる。

（ｃ、汎用レジスタ） 各ＣＥは、汎用プログラミング用としてデータ、アドレ
ス、浮動小数点およびベクトル・レジスタを含む。整数
およびビット・フィールド・データを格納するため使用
することができるＤＯ乃至Ｄ７を付した８つのデータ・
レジスタがあり、各レジスタは大きさが３２ビツトであ
る。ワードおよびロングワードの整数データを格納する
ため使用することができるＡＯ乃至Ａ７を付した８つの
アドレス・レジスタがあり、各レジスタは大きさが３２
ビツトである。単精度および倍精度の浮動小数点データ
の格納に使用”ｌ−ることができるＦＰＯ乃至ＦＰ７を
付した８つの浮動小数点レジスタがあり、各レジスタは
大きさが６４ビツトである。長い整数および浮動小数点
データを格納するため使用することができるｖＯ乃至ｖ
７を付した８つのベクトル・レジスタがあり、各ベクト
ル・レジスタは大きさが６４ビツトｘ３２要素（合計２
０４８ビツト）であり、１つのレジスタにおけるデータ
要素は同じタイプおよび大きさのものでなければ（Ｄ　
、　Ｆｉｔ（Ｉ御しジスタ） −・般用途のレジスタに加えて、制御レジスタがある。

これらレジスタのほとんどは、制御レジスタのあるもの
は直接操作することができるが、ある命令の実行中暗黙
に修正される。

プログラム・カウンタ（ｐｃ）は、実行される次の命令
のアドレスを含む３２ビツトのレジスタである。処理装
置は、通常の命令実行の一部として、ＰＣの内容を変更
する。はとんどの命令は、命令の一連の流れが生じるよ
うに実行される命令の直後にＰＣから記憶アドレスへ進
む。ある命令は、新たなアドレスをＰＣにロードするこ
とにより新たな命令へ飛越すことを許容する。

アドレス・レジスタ７（Ａ７）は、もしユーザ・モード
がイ丁効であればユーザのスタ・ンク・ポインタ（ｓｐ
）として取扱われ、またマスター監視モードが有効であ
ればマスター・スタック・ポインタとして、また割込み
１、（視モードが有効ならば割込みスタック・ポインタ
として取扱われる。

スタックは、？８大り先出１７方式でアクセス？ること
ができるメモリー領域である。各スタックは上位のアド
レスから一ド位のアドレスにわたり連続している。シス
テム・スタックとは、３つのスタックのどれかを指す。

監視スタックとは、マスター・スタックまたは割込みス
タックのいず九かを指す。スタック・ポインタは、スタ
ック（スタックの最上位）に置かれた最後のワードのア
ドレスを含む。記憶領域は、スタック・ポインタを減分
することによりスタック上で割当てられ、またスタック
・ポインタを増分することにより割当てが解除される。

例えば、ＡＯの内容をシステム・スタックに対してブツ
シュするため、スタック・ポインタ（Ａ７）は４（４バ
イト）だけ減分され、ＡＯはスタック・ポインタに含ま
れるアドレスに格納される。

状態レジスタ（１６ビツト）が設けられる。下位の８ビ
ツトは条件コードと整数溢れビットを含む。整数、ビッ
ト、およびビット・フィールド・データ（基本命令）に
対して働く命令は、典型的に条件コードに影響を及ぼす
。スカラー値の結果を生じるベクトル命令もまた条件コ
ードに；杉響を及ぼず。条件コードは、ｆｉの条件コー
ト（もし命令か負の結果を生じるならばセットされる）
、Ｏの条件コード（もし命令かＯの結果を生じるならば
セットされる）、指温れの条件コード（もし命令が行先
のオペランドの大きさから’ｔＭｈる結果を生じるなら
ばセットされる）、桁送り条件コート（もし命令か桁送
り即ち借りを生じるならばセットされる）、および拡張
条件コード（桁送り条件コードと同じようにセットされ
る）を含む。

浮動小数点演算（浮動小数点オペランドについてのベク
トル演算を含む）は、浮動小数点状態レジスタ、即ち浮
動小数点条件コードおよび例外コードを含む３２ビツト
のレジスタ、および浮動小数点制御レジスタ、即ち例外
トラップ使用可ｒ１ヒコードおよび浮動小数点モード・
コードを含む３２ビツトのレジスタを使用する。

ベクトル命令は、処理されるベクトル命令の長さ、増分
およびオフセットを指示するためのル制御レジスタとし
て３つのデータ・レジスタを保留している。これらのレ
ジスタは、ベクトル命令に先立ってロードされる。

同時並行操作のための制御レジスタについては次項にお
いて論述する。

各ＣＥはまたいくつかの内部の処理装置のレジスタを有
する。

（Ｅ、メモリーの管理） メモリー管理機構は、処理装置を使用する各プログラム
がアドレス０から始まる非常に大きな量の仮想メモリー
（例えば、２３２バイト）をアドレス指定することを可
能にする。処理装置（通常の命令実行の一部として）は
、ソフトウェア（例えば、オペレーティング・システム
）によりケ、えられるテーブルを用いて物理的な記憶ア
ドレスへプログラムに対する仮想参照を翻訳する。もし
仮想参１１αが対応する物理的な記憶アドレスを持たな
ければ、処理装置は例外処理へ切換わり、制御をメモリ
ー管理例外ベクトル・ルーチン・＼送り、ソフトウェア
が仮想参照を検査（例えば、二次記憶装出すことにより
）することを許容する。このように、プログラムは機械
が物理的メモリーを有するより大きな空間を使用するこ
とができ、またあたかも各プログラムが記憶領域を独占
するかのように多数のプログラムが１つの機械で作用す
ることができる。各プログラムに対する仮想アドレスは
、専用の機密保護された環境に対する別の物理的記憶ア
ドレスに対し、またコードおよびデータを共用するため
他のプログラムと同じ物理的記憶アドレスに対してマツ
プすることができる。更に、このメモリー管理機構はメ
モリーの領域を読出し専用としてフラッグすることを可
能にする。

メモリー管理機構は４つの仮想アドレス空間、ｌ１１１
ちユーザ・データ（ユーザの特権状態におけるデータの
アクセス）、ユーザ・プログラム（ユーザの特権状態に
おける命令のアクセス）、監視データ（監視プログラム
の特権状態におけるデータのアクセス）、および監視プ
ログラム（監視プログラムの特権状態における命令のア
クセス）を（ｕ　ｊ、Ｖ　−Ｊ−Ｘ　−又フロ））’　
−７ムＬ−上ｎ　７　ｋ’　ｌ／　’ｌ　ｊＦ、　”ｒ
Ｔ！　六、ｈる最初のメモリーは、各々が１０２４ペー
ジを含む１０２４のセグメントに分割することかでき、
各ページは４０９６バイトを含む。仮想アドレスは、１
空間当り、１セグメント当り、およびページ毎に読出し
専用としてフラッグすることができる。

物理的メモリーは、アドレス０から連続的に番号を付し
た２２８のアドレス指定可能なバイトからなる。メモリ
ー管理は、物理的メモリーを各々大きさが４０９６バイ
トの一連のページに分割する。

１つの仮想アドレス（大きさが３２ビツト）は、セグメ
ント（１０ビツト）、ページ（１０ビツト）、およびバ
イト（１２ビツト）の数に分割される。１つの物理的ア
ドレス（大きさが２８ビツト）は、物理的なページ（１
６ビツト）およびバイト（１２ビツト）の数に分割され
る。１つの仮想アドレスの下位の１２ビツトは、物理的
アドレスの下位の！２ビットに直接マツプし、変換は生
じない。１つの仮想アドレスの上位の２０ビツト（セグ
メントおよびページ数）は、セグメントとページのテー
ブルを含むソフトウェアにより供給されるテーブルを介
して物理的ページを示す。処理装置は、テーブルおよび
仮想アドレスの、Ｌ位の２０ヒツトから物理的ページ数
を決定することにより物理的アドレスを構成する。次い
で、仮想アドレスの１２の下位ヒントか物理的ページ数
に対して加えうわて完全な物理的記憶アドレスを生じる
。

変換が行なわれると、ＣＥが最も後で使用されたセグメ
ントおよび内部ページ変換バッファ内のページ・テーブ
ルをキャッシュ記憶する。

ＣＥは、最初に変換バッファにおけるページ・テーブル
からの仮想アドレスと関連する物理的ページ数を決定し
ようとする。もし変換バッファが必要なページ・テーブ
ルを含まなければ、ＣＥは変換バッファにおけるセグメ
ント・テーブルからメモリー内のページ・テーブルを見
出そうと試みる。もし変換バッファが必要なセグメント
・テーブルを含むならば、ＣＥは次にメモリー内のペー
ジ・テーブルを調べて物理的ページ数を決定する。もし
変換バッファが必要なセグメント・テーブルを含まなけ
れば、処理装置はメモリー内のテーブルを調べて物理的
ページ数を決定する。

（対話式処理装置） 対話式処理装置（Ｉ　Ｐ）は、人出力およびオペレーテ
ィング・システムのデユーティ志向となっている。各Ｉ
Ｐは、ＣＥと各々基本命令および支持レジスタを有する
が、その浮動小数点、ベクトルまたは同時並行レジスタ
および命令は持たない。ＩＰは、アクセス・システム・
レジスタ、システム機器および入出力装置をアクセスす
ることができる。メモリーは、対話式処理装置のキャッ
シュ（ｒｐｃ）を介してアクセスされ、１つのＩＰＣに
より３つまでのＩＰがサービスを受ける。ＩＰはマルチ
パスを介して周辺装置に接続され、マルチパスおよびそ
のＩＰＣによりデータを周辺装置とシステム・メモリー
との間に転送することができる。ＩＰは操作！：ｔおよ
び診断装置に対する非同期通信チャネルを有する。操作
車ｔｐは、そのパワーアップＥＰＲＯＭから読出さされ
る。オペレーティング・システムもまたＥＰＲＯＭから
ブート・ロードされる。

第２図はＩＰのブロック図である。処理装置３０はデー
タ・バス３２によってマルチハス・インターフェース３
４、ＩＰＣインターフェース３６および局所メモリー３
８に対して接続されている。処理装置３０により供給さ
れる仮想アドレスは、メモリー管理機構４０により変換
される。局所メモリーは、パワ　７ツプＥＰＲＯＭ、ブ
ートＥＰＲＯＭ、レジスタ、タイマー、５１２にの局所
ＲＡＭ、ＥＥＦＲＯＭ（別のレジスタを提供する）およ
びＤＵＡＲＴ（複式汎用非同期型レシーバ／トラスミッ
タ）チャネルをアクセスするためのレジスタを含む。

メモリー管理は、２つのキャッジ；し、即ち監視マツプ
およびユーザ・アドレス変換装置（ＡＴＵ）、および仮
想記憶アドレス（３２ビツト）から物理的アドレス（２
８ビツト）に変換するロジックを用いて行なわれる。Ａ
ＴＵは、１つのれる。物理的アドレスは４つのタイプの
内の１つである。Ｕ口ち、大域メモリー（ＩＰキャッシ
ュによりアクセスすることかてきる主記憶装置内のアド
レスを定義する２８ビツト）、マルチパス（２０ビツト
）、局所メモリー（２８ヒツト）およびＩＰＣ装置（機
構、レジスタまたはＩＰＣに関する記憶領域）である。

（同時並行処理およびＣＣＵ） 第１図および第５図においては、各ＣＥＩＯが同時並行
制御バス２６の両側の他のＣＣＵと通信するＣＣＵ２＝
１を含む。このＣＣＵは、同時並行処理、割当て反復、
同期従屈部の同期、および同時並行処理の終了のための
ハードウェアの支持を提イ」Ｅする。ＣＣＵおよびＣＣ
Ｕバスは第５図乃至第１２図に示されている。添付−Ｈ
Ｂは、ＣＣＵの５つのロジック・アレイ（ＣＯＮＴＲＯ
Ｌ、ＤＥＣＯＤＥＲ，ＷＡＩＴ、ＰＩＤＥＣｌＲ［Ｄ　
ＬＥ）に対する論理式を含む。

（Ａ、同時並行命令） 同時並行処理は、下記の２０の同時並行位置を用いてル
制御されるっ即ち、 ｙ二１Ｍ１土途 ＣＡＤＶＡＮＣＥ　　　　ｒ司１用レジスタの拡・Ｊ長
ＣＡＷＡ　Ｉ　Ｔ　　　　　　同期レジスタ拡張の待機
ＣＩＤＬＥ　　　　　　　無動作 ＣＱＵ［Ｔ　　　　　　　同時１１ν行ループの出［Ｉ
Ｃ５ＴＡＲＴ　　　　　　同時並行ループの始動Ｃ５Ｔ
ＡＲＴＳＴ　　　　同時並行ループの始動およびトラッ
プの直列化 ＣＶＥＣＴＯＲベクトルの同時並行ループの始動 ＣＶＥＣＴＯＲ３Ｔ　　　ベクトルの同時並行ループ始
動およびトラップの 直列化 ＣＲＥＰＥＡＴ　　　　　更に反復があれば同時並行ル
ープの最上部への分 岐 ・１、″・および　重の命令 ＣＭＯＶＥ　　ＦＲＯＭ　　ＣＣＵ状態レジスタ内容の
指定アドレスへの移動 ＣＭＯＶＥ　　Ｔｏ　　　　ＣＣＵ状態レジスタの指定
アドレスからのロード ＣＮＥＳＴ　　　　　　　　ＣＣＵＲＲ，ＣＭＡＸ、Ｃ
ＧＳＰおよびＣ３ＴＡ Ｔレジスタの内容の保管 ＣＵＮＮＥＳＴ　　　　　ＣＣＵＲＲ％ＣＭＡＸ、ＣＧ
ＳＰおよびＣ３ＴＡ Ｔレジスタの内容の復元 ＣＲＥＳＴＯＲＥ　　　　１０（７）全ＣＣＵＬ／ジス
タノ内容の復元 ＣＳ　Ａ　Ｖ　Ｅ　　　　　　　１０の全ＣＣＵレジス
タの内容の保管 ベクトルのＣ１時並「命令 ＶＩＨ水平の同時−１シ行ベクトル 操作用ベクトル増分の計 算 ＶＬＨ水平の同時並行操作用へ クトル長さの計算 ＶＬＶ　　　　　　　　　％直の同時並行ベクトルＶＯ
Ｈ水平の同時並行ベクトル 操作用ベクトルのオフ セット計算 ＶＯＶ　　　　　　　　　垂直の同時並行ベクトル操作
用ベクトルのオフ セット計算 最初の１５の命令の各々により行なわわる機構の詳細な
記述は、添付書に説明された手順を用いて付属書Ａにお
いて与えられる。最後の５つの、ベクトル同時並行命令
についてはベクトル同時並行処理についての選択におい
て記述される。

（Ｂ、ＣＣＵレジスタ） 各ＣＣＵにはＩＯの３２ビツト・レジスタが存在−Ｙる
。即ち、 ＣＭＡＸ　（最大数の反復〉　：このレジスタは進行中
の同時並行レジスタに対−１−る最大反復カウントを含
む。この値は、同時ｉｌ１行複合体における全てのＣＥ
におけるものと同じものである。

は、進行中の同時競合ループに対する次の反復数の下位
部分を含む。完全数は、ＣＣＵ状態レジスタに上位ビッ
ト（ＣＮＥＸＴ３２）が格納された３３ビツトである。

この値は、複合体における全てのＣＥにおけるものと同
じものである。

ＣＣＵＲＲ（その時の反復）：このレジスタは、ある同
時並行ループのその時の反復数の下位部分を含む。完全
数は、ＣＣＵ状態レジスタに上位ビットか格納された３
３ビツトである。この値は、複合体内の各ＣＥに一義的
である。

ｃｃｓｐ（−一義的なくカクタスｒ　ｃａｃｔｕｓ」）
スタック・ポインタ）：このレジスタは、同時並行ルー
プの実行中局所変数を格納するためスタックのＪ、（底
のアドレスを保持する。この値は複合体における各ＣＥ
に対して一義的である。

ＣＧＳＰ　（大域スタック・ポインタ）：このレジスタ
は、同時並行ループの始動に先立ち他のＣＥに対するス
タック・ポインタを同時通信するため用いられる。

ＣＧＰＣ（大域プログラム・カウンタ）：このレジスタ
は、同時、１ｆｆ１行ループの始動に先立ち他のＣＥに
対してプロクラム・カウンタを同時通信するため用いら
れる。

ＣＧＦＰ（大域フレーム・ポインタ）：このレジスタは
、同時並行ループの始動に先立ち他のＣＥに対してフレ
ーム・ポインタを同時通信するため用いられる。

ｃｔｐｃ（遊休命令アドレス）：このレジスタは、遊休
命令のアドレスの保持のため用いられ、この命令はＣＥ
が不要である時複合体内のＣＥにより連続的に実行され
る。

Ｃ５ＹＮＣ（同期レジスタ）：このレジスタは、同時並
行ループ内の従属部を同期するため用いられ、その１つ
もまたトラップの直列化のため用いることができる８つ
の４ヒツトの同期レジスタの総合的内容である。

Ｃ３ＴＡＴ　（ＣＣＵ状態レジスタ）：このレジスタは
、第４図に示される如き種々の単一ビットおよびマルチ
ビットのフィールドを含む。

（Ｃ，ＣＣＵ状態レジスタ） ＣＣＵ状態レジスタ（Ｃ３ＴＡＴ）の種々のフィールド
は下記の如くである。即ち、ＶＰＮ（仮想処理装置番号
）：ＶＰＮは、０からＮ−１までの連続的な番号付けを
用いる複合体におけるＮ個のＣＥ中の１つのＣＥのラン
クである。ＣＥが存在しないか、破壊状態か、あるいは
同時並行処理に関与しない時、ＣＥの物理的番号とその
ＶＰＮ間のｌ対ｌの対応がない。同時並行複合体内部の
各ＣＥのＶＰＮは、Ｃ５ＴＡＲＴシーケンスの間に計算
される。

ＮＵＭ　（同時並行複合体におけるＣＥの番号）：ＮＵ
Ｍは複合体におけるＣＥの総数を表わす０から７までの
数である（０は複合体内の１つのＣＥを意味する）。Ｎ
ＵＭは複合体内の最も高いｖＰＮと等しい。ＮＵＭはＣ
３ＴＡＲＴシーケンスの間に計算される。

ＩＮＬＯＯＰ：このＩＮＬＯＯＰ状態ビットは、ＣＥが
同時並行ループを処理しつつあるかどうかを示す。［Ｎ
ＬＯＯＰは、Ｃ３ＴＡＲＴシーケンスの間（複合体内の
全てのＣＣＵにおいて）大域的に１にセットされ、複合
体内部の他のＣＥを励起するため用いられる。このフィ
ールドはＣＥが遊休状態になるか、あるいは逐次処理を
再開する時にクリアされる。

ＮＥＳＴＥＤ　：このＮＥＳＴＥＤ状態ビットは、ネス
トされた同時並行ループをそのＣＥが実行中であること
を示す。ＮＥＳＴＥＤは、同時並行処理を行なった後Ｃ
ＮＥＳＴ命令に遭遇する時局部的に１にセットされる。

５ＥＲＴＲＡＰ：この５ＥＲＴＲＡＰ 状態ビツトは、Ｃ３ＴＡＲＴＳＴまたはＣＶＥＣＴＯＲ
ＳＴのいずれかに遭遇した時大域的に１にセットさ九、
その結末このトラップは直列化状態となる。

ＥＮＡＢＬＥ　：このＥＮＡＢＬＥビットは、複合体に
おけるＣＥ数の変更要求か行なわわた旨のフラッグを残
すため（Ｃ３ＡＶＥおよびＣＲＥＳＴＯＲＥ操作により
）ＣＥにより使用することができる。ＣＥにおけるロジ
ックはＩＮＬＯＯＰおよびＥＮＡＢＬＥを調へることが
でき、もしビットがそれぞれ０および１であるならば、
同時並行処理か行なわれていない間に複合体の大きさに
おける変更を行なうことができるように、オペレーテイ
ンク・システムに通知することもできる。

ＤＥＴＡＣＨＥＤ・このＤ　Ｅ　Ｔ　Ａ　、ＣＨＥ　Ｄ
状態ビットは、ＣＥが同時並行複合体のメンバーである
かどうかを指示する（１はそうでないことを示す）。

ＶＥＣＴＯＲ：　ＶＥＣＴＯＲ状態ビットは、これが実
行中であるベクトルの同時並行ループであるこを示すよ
うにセットされる。

ＰＡＲＩＴＹ：ＰＡＲＩＴＹ状態ビットは、（ＰＥＲＲ
を表明することにより）ＣＣＵデータ・バスをパリディ
・エラーに強制するようにセットされる。

ＴＥＳＴ　：　ＴＥＳＴ状態ビットは、診断目的のため
に使用することができる。

ＣＣＵＲＲＯ：これらの４つのビットは、零の後にこの
時の反復数（ＣＣＵＲＲ）の下位の３ビツトの複写か続
く。

ＣＣＵＲＲ３２：こ九はＣＣＵＲＲの最上位のビットで
ある。

ＣＮＥＸＴ３２：これハＣＮ　Ｅ　Ｘ　Ｔ　（７）最上
位のビットである。

（Ｄ、同時並行制御バス） 第５図に示されるように、ＣＣＵは、２９の一制御回線
および１つの３３ビツトのデータ・バス（ＣＣＬＩＢＵ
Ｓ）からなる同時並行制御バス２６における他のＣＣＵ
と通信する。このＣＣＵ　ＢＵ　Ｓは両方向性であり、
別のパリティ・ビットＣＣＵＰを含む。これら制御回線
は、３つの８ビツトの回線グループ、即ち先回り回線Ａ
ＤＶ、作動可能状態回線ＲＤＹおよび活動状態回線ＡＣ
Ｔを含む。各先回り回線は、８つの同ＪｔＪＩレジスタ
の１つに対応している。作動可能状態および活動状態の
各回線は、８つのＣＥの１つと対応している。これら８
つの回線のグループの各々の後の表記（第５図）ｒ（７
：０）Ｊは、これら回線が「０」乃至「７」で表わされ
ることを示す。各ＣＣＵは、８つの全ての作動可能およ
び活動状態の回線に対する入力として受取り、出力を各
グループ内のそれ自体の回線に対し与えることができる
。出力はサフィックス「０」で示され、入力はサフィッ
クスｒｌＪで示される（例えば、各ＣＣＵには８つの作
動可能状態の人力回線ＲＲＤＹＩ　（７：　Ｏ）と１つ
の作動可能状態の出力回線ＲＤＹＯがある）。残りの５
つの制御回線は、２つの選択回線ＳＥＬ　（１：　０）
と、１つのＣ５ＴＡＲＴ回線と、１つのＣＱＵＩＴ回線
と、１つの書・込み回線ＣＷＲとからなり、その全ては
各ＣＣＵにより読出しおよび書込みが可能である。出力
および人力を１位味する同じサフィックス「０」および
ｒ（Ｊは、それぞれこれらの回線上の信号に対して用い
られる。

各ＣＥおよびそのＣＣＬＩの物理的な識別が確立され、
ここでＣＥがボード背面に差込まわる。異なるボードの
識別信号ＢＤＩＤ（Ｏから７まで変化する）が各ＣＥコ
ネクタに対し与えられ、この信号はこれからＣＣＵに対
して送られる。

（Ｅ、ＣＥとＣＣＵ間の通信） 各ＣＣＵは、ＣＥの３２ビツトのデータ・バス（ＰＩＢ
ｔＪＳ）といくつかの制御回線との間のそのＣＥと通信
する（第５図）。ＣＣＵに対しＣＥにより与えられる制
御信号は、レジスタ選択信号ＲＳＥＬ（４ビツト）と、
書込み信号ＷＲと、指令信号Ｄｏと、反復オフセット０
ＦＦＳ（３ビツト、命令ＡＷＡ　Ｉ　Ｔの引数）と、読
出しくまたは出力可能）信号ＯＥと、同期選択信号５Ｓ
ＥＬ（３ビツト、命令ＡＷＡＩＴおよびＡＤＶＡＮＣＥ
の引数）と、命令識別子１３号ＣＭＭＤ　（４ビツト）
とを含む。ＣＣＵからＣＥに対して送られる制御信号お
よび状態信号は、Ｃ５ＴＡＴＵＳレジスタからの６つの
状態ビット　（ＥＮＡＢＬＥ、ＤＥＴＡＣＨＥＤ、５Ｅ
ＲＴＲＡＰ、ＶＥＣＴＯＲ，ＮＥＳＴＥＤ。

ＩＮＬＯＯＰ）　と、ＣＥの仮想ａＶＰＮ（３ヒツト）
と、信号ＴＲＡＰＯＫ、５ＥＲＩＡＬ、ＱＵＩＴ、ＷＡ
ＩＴおよびＰＥＲＲ（各１ビット）を含むニレ１〈つか
のクロ・ツクＣ１、Ｃ３、Ｐｌ、Ｅ４がＣＥからＣＣＵ
に対して送られる。

（Ｆ、同時並行処理の開始） 同時並行処理に先立ち同時並行複合体におけるＣＥの内
の唯１つが活動状態となり、他は通常遊休状態である。

同時並行処理は、活動状態のＣＥか命令Ｃ５ＴＡＲＴ　
（またはＣ５ＡＴＡＲＴＳＴ、ＣＶＥＣＴＯＲｌＣＶＥ
ＣＴＯＲＳＴ）を実行する時に開始される。活動状態の
ＣＥにおけるマイクロコードは、ＣＥのＣＣＵに対して
一連のマルチサイクルの命令、即ち（１）ａ合体におけ
る他のρＥを励起し、（２）それ自体のＣＣＵに対し、
かつＣＣＵバスを介して複合体における他のＣＣＵおよ
びＣＥに対して情報（最大反復、大域スタック・ポイン
タ、大域フレーム・ポインタおよびプログラム・カウン
タ）を送り、（３）各ＣＣＵをしてそのＣＥにより実行
されるべき反復に対して仲裁させ、（４）ＣＣＵから割
当てられた反復数および同時並行処理の間使用される一
義的なくカクタスｒｃａｃｔ、ｕｓ」）スタック・ポイ
ンタを読出す命令を与える。

（１，遊休状態となる他のＣＥの待機）活動状態のＣＥ
かこのＣ３ＴＡＲＴシーケンスを開始する面に、このＣ
Ｅは複合体における他の全てのＣＥが遊休状態にあるこ
とを確認する。

ＣＥは、マルチプレクサ１００（第６図）から生じるＷ
ＡＩＴ回線を調べることにより他のＣＥの遊休状態を確
認する。マルチプレクサは、待機が要求される６つの命
令（Ｃ３ＴＡＲＴ、ＣＷＡＩＴ、ＣＡＤＶＡＮＣＥ、Ｃ
ＱＵＩＴ、ＣＩＤＬＥ、ＣＲＥＰＥＡＴ）のどわがＣＥ
によりその時実行中であるかを示す４ビツトの命令識別
子ＣＭＮＤか与えられる。このマルチプレクサはこの１
３号ＣＭＮＤを用いて、ＷＡＩＴ回線ヒにＷＡＩＴロジ
ック・アレイ１０２の適当な出力を与える。このＷＡＩ
Ｔロジック・アレイは、待機が要求される６つの命令の
各々に対する出力を有し、もし命令に遭遇するならばＣ
Ｅがこわ以上の処理を遅らせるべきことをいくつかの入
力に基いてＷＡＩＴロジック・アレイが判定する時常に
各出力が表明される。Ｃ５ＴＡＲＴの場合には、信号Ａ
ＮＹＡＣＴが複合体における他のＣＥが活動状態となら
ないことを表わすローとならなければ、待機条件が課さ
れる。ＣＣＵ自体の活動状態回線以外の活動状態の回線
ＡＣＴが表明されるならば、Ｒ［ＤＬＥロジック・アレ
イ９０によりＡＮＹＡＣＴが表明される。活動状態の回
線は、ＣＥがタスク消去さ九ず、ＣＩＤＬＥ命令を実行
中でない時常に表明される。（もしＤＥＴＡＣＨＥＤま
たはＮＥＳＴＥＤの状態ビットがセットされるならば、
いずれの場合も命令Ｃ５ＴＡＲＴに続くループが同時に
実行されないため、待機条件もまた課されることはない
。）（２，ローディング・レジスタ） 実行中Ｃ５ＴＡＲＴに課される待機条件がリフトされた
後、ＣＥのマイクロコードがＣＣＵに対する一連の命令
のマイクロサイクルを開始する。

その最初のステップが大域スタック・ポインタｔｒｐ＋
ノぐシフ々「今キわスｒ’＝ｑ　ｐ）ル４ｆ介イ太「セ
ける全てのＣＣＵのＣＧＳＰレジスタ（第９図）に対し
て−Ｆ込むことである（即ち、ＧＳＰはＣＧＳＰレジス
タに対して「大域的に」７）込まれる）。これは、ＰＩ
ＢＵＳにＡ７レジスタの内容を置き（第８図）、書込み
回線ＷＲを表明しく第７図）、Ｒ３ＥＬ回線上に適当な
４ビツト・コードを置＜ＣＥにより行なわれる。ＲＳＥ
ＬおよびＷＲ回線がＤＥＣＯＤＥＲロジック・アレイ１
２４（第７図）に対して送られ、下記の２つの１１象を
生じる。即ち、（１）ＣＷＲＯが表明され、Ｐ　Ｉ　Ｂ
ＵＳをＣＣＵＢＵＳを接続し、その結果ＧＳＰが複合体
における全てのＣＣＵにおいて使用可能であり、（２）
ＣＧＳＰレジスタに対するコードがＳＥＬ回線に表明さ
れ、全てのＣＣＵに指令してＣＣＵＢＵＳの内容をその
ＣＧＳＰレジスタに読込む。ＣＷＲＯの表明状態と共に
ＳＥＬコードは各ＣＣＵのＣ０ＮＴＲ０Ｌロジツク・ア
レイをしてＤＬＤＧＳＰを表明させ、これが史にＣＧＳ
　ＰレジスタをＣＣＵＢＵＳから読出させる。ＰＩＢＵ
ＳではなくＣＣＵＢＵＳがＣＧＳ　Ｐレジスタに対して
読込まれるが、こわはマルチプレクサ１２０を：１制御
する信号ＲＥＳＴＯＲＥ　（第９図）がローである（保
管された状態が１［１びＰ　Ｉ　ＢＵＳを用いて論理レ
ジスタに対して読戻される時、状態復元操作の間ＲＥＳ
ＴＯＲＥはハイとなる）ためである。

複合体における全てのＣＣＬＩのＣＧＰＣｌＣＧＦＰお
よびＸＭＡＸレジスタにおいてそれぞれＧＰＣ，ＧＦＰ
およびＭＡＸを格納する類似の手順が続く。（もしこ九
が実行されたＣＶＥＣＴＯＲまたはＣＶＥＣＴＯＲ３Ｔ
であるならば、ＭＡＸを格納する最後のステップは行な
わないが、これはこのような場合に複合体における外処
理装置により一回の反復しか行なわないためである）。

（３，同期および反復割当てレジスタのクリア操作） 命令Ｃ５ＴＡＲＴ　（またはＣ３ＴＡＲＴＳＴ、ＣＶＥ
ＣＴＯＲ，ＣＶＥＣＴＯＲ５Ｔ）（７）実行と同時に生
じる別の動作は、複合体における全てのＣＣＵにおける
同門レジスタＣ５Ｏ乃至Ｃ３７、その時の反復レジスタ
ＣＣＬＩＲＲ１および次の反復レジスタＣＮＥＸＴのク
リア動作である。

Ｃ３ＴＡＲＴを実行するＣＥは、Ｄｏを表明しＲ３ＥＬ
回線にお□いてＣ３ＴＡＲＴに対するコードを付与する
ことにより、そのＣＣＵに対してＤｏ　　Ｃ３ＴＡＲＴ
命令を表明する（第７図）。

ロジック・アレイＤＥＣＯＤＥＲは、ＣＣＵバスのＣ５
ＴＡＲＴ回線にＣ３ＴＡＲＴＯを表明することにより応
答する。複合体における各ＣＣＵにおけるＣ０ＮＴＲ０
Ｌロジツク・アレイはＣＬＲ３ＹＮＣ％ＣＬＲＰＡＳＴ
。

ＣＬＲＣＵＲＲおよびＣＬＲＮＥＸＴを表明することに
より応答し、これは更に対応するレジスタをクリアさせ
る。Ｃ５ＴＡＲＴＩ、Ｃ５ＴＡＲＴＩ　ｌおよびＣ５Ｔ
ＡＲＴ　Ｉ　３　（後の２つはＣ３ＴＡＲＴＩの遅れた
ヴアージョンである）は、Ｃ０ＮＴＲ０ＬおよびＤＥＣ
ＯＤＥＲロジック・アレイをして、Ｃ３ＴＡＲＴシーケ
ンスの間要求される種々の信号を表明させる。

（４，他のＣＥの励起操作） これらのクリア操作が行なわれるのと同じサイクルにお
いて、５ＥＴＩＮＬＯＯＰは複合体における各ＣＣＵに
おけるＣ０ＮＴＲ０Ｌロジツク・アレイ（第７図）によ
り表明される。

５ＥＴＩＮＬＯＯＰは、複合体における各ＣＣＵのＣ５
ＴＡＴレジスタのＩＮＬＯＯＰ状態ビットをセットさせ
る。この状態は更に、その全てが常にＩＮＬＯＯ部分ビ
ットを調へている複合体における他のＣＥをして励起さ
せ、Ｃ３ＴＡＲＴシーケンスのその部分を開始させる。

（５１反復の割当て操作） レジスタのクリア操作に続く機械サイクルにおいて、Ｃ
ＣＵがそのＣＥに対する反復を割当てて、Ｃ３ＴＡＲＴ
シーケンスの以降の完了状態を実行する。ＣＣＵバスの
Ｃ３ＴＡＲＴ回線において表明されたＣ５ＴＡＲＴＯは
、以降のサイクルにおける複合体の各ＣＣＵにおいてＣ
３ＴＡＲＴＩＩを表明させる（Ｃ３ＴＡＲＴ回ラッチ１
３４　、１３６により１サイクル遅らされ、Ｃ５ＴＡＲ
ＴＩＩとして現われる）。複合体における各ＣＣＵのＤ
ＥＣＯＤＥＲロジック・アレイ１２４は、ＣＣＵバスに
おける８つの内の１つである前記ＣＣＵのＲＤＹ回線に
対して接続されるＲＤＹＯを表明することによりＣ３Ｔ
ＡＲ〒■１の表明に応答する。表明された作動可能状態
の回線と反復を求めるＣＣＵとの間に１対１の対応かあ
る時、反復を求めるＣＥの総数、あるいは同じことであ
るが、複合体におけるＣＥの数が表明された作動可能状
態の回線の総数に過ぎない。この総数は増分器１４２に
より生成さ九、こむが表明回線数を総計し、回線の総数
だけ回線１４４の３２ビツト内容を増分し、和を回線１
・１６上に乗せる。

ＣＮＥＸＴレジスタは、増分器に対する人力回線１１４
が回線１４６上のその出力か単に複合体におけるＣＥの
総数であることを意味−１−る０となるように、前のサ
イクルにおいてクリアされている。

従って、出力の最初の３ビツトは、ＮＥＷＮＰＯ／　（
Ｉｒ；ｆ−ｆｐ　Ｎ　ＩＴ　ｕ　Ｍ’　−”＋　１１　
Ｓ　ｋ　＋　、　’Ｙ　ＩＴｖ　！μ六ｈ（＋たけ減分
された後）Ｃ３ＴＡＴレジスタのＮＵＭフィールドに対
してロードされる（ＡＤＤＮＵＭはＣ０ＮＴＲ０Ｌロジ
ツク・アレイにより表明された状態にある）。増分器１
４２の出力もまた、これに割当てられだ最初の反復を完
了するため最初のＣＥで処理されるべき次の反復数を表
わし、これによりこの数はポート２を介してＣＮＥＸＴ
レジスタに対してロードされる（ＡＤＤＮＥＸＴはＣ０
ＮＴＲ０Ｌロジツク・アレイによって表明された状態に
ある）。

反復の割当てもまた作動可能状態の回線を用いて行なわ
れる。ＭＡＳにロジック・アレイ１４０は、ＣＣＵの物
理的アドレスであるＢＤＩＤを用いて作動可能状態の回
線をスクリーンし、それ自体の作動可能状態の回線およ
びそわ自体よりも上位の物理的アドレスと対応する回線
を零にする（最上位の作動可能状態回線であるＲＤＹ７
が常にマスクされる時、これはＭＡＳＫロジック・アレ
イに対しては与えられない）。ＭＡＳＫから生じる表明
された作動可能状態の回線の総数は、前記ＣＣＵに対し
て割当てられた反復の数となる（反復の番号付けはＯか
ら始まる）。例えば、もし３つのＣＣＵが複合体にあり
かつ１つが最１−位の物理的アドレスによりＣＣＵを調
へるならば、ＭＡＳにから生じる表明された作動可能状
態の回線数が２となり、これか最初に割当てされるべき
最上位の反復であることが判るであろう。次に上位の物
理的アドレスを要求するＣＣＵは、ＭＡＳＫから１つの
表明された作動可能状態の回線を生じせしめることにな
り、かつ反復１か割当てられることになる。第３および
最後のＣＣＵは、零表明された作動可能状態の回線をＭ
ＡＳにから牛ぜしめて反復０が割当てられることになる
。

現われる表明された作動可能状態の回線のこの数が反復
割当てに変換される方法は下記の如くである。増分３１
４８がＭＡＳＫから現われる表明された作動可能状態回
線の数をＣＮＥＸＴレジスタの前の内容（即ち、表明さ
れた作動可能状態回線の総数だけ増分される前）に対し
て加算し、その和をボート２を介してＣＣＵＲＲに対し
てロードする（ＡＤＤＣＵＲＲがＣ０ＮＴＲ０Ｌロジツ
ク・アレイにより表明された状態にある）。従って、Ｃ
ＣＵＲＲレジスタが、そのＣＥにより処理されるべきそ
の時の反復の値を受取る。

（６，レジスタの読出し操作） Ｃ５ＴＡＲＴシーケンスの間に行なわれる最後の組の操
作が、その値がＣ５ＴＡＲＴシーケンスにおいて前に判
定されたあるレジスタの内容をＣＣＵから読出しつつあ
る。開始ＣＥがＣＣ５Ｐレジスタからカクタス・スタッ
ク・ポインタ（ｃｓｐ）を、またＣＣＵＲＲレジスタか
らその時の反復を読出す。複合体における他のＣＥはこ
れら２つのレジスタを読出し、またＣＧＦＰおよびＣＧ
ＰＣレジスタを読出す。ＣＧＦＰおよびｃｃｓｐレジス
タの内容は、複合体における各ＣＥが必要な状態情報を
して同時並行処理を開始させるため要求される。ＧＦＰ
は、ループの実行中大域変数をアクセスするため使用さ
れる。

の再開のため必要なプログラム・カウンタを有するよう
に他のＣＥによって読出される。

ＧＰＣは、同時並行ループの最上位（即ち、Ｃ５ＴＡＲ
Ｔ命令の直後）の命令のアドレスである。ＣＣＵからの
読出しレジスタは、出力可能状態回線を表明するＣＥお
よび所要のレジスタと対応するＲ３ＥＬコードによって
行なわれる。

これらレジスタの読出し操作に続いて、複合体のＣＥは
同時並行ループ内の命令の実行を開始する。これら命令
は全て同じ命令であるため、他のＣＥがキャッシュのミ
スを蒙る比較的高い可能性（例えば、他のＣＥが遊休状
態にある故に生じる命令キャッシュ・ミス）の故に開始
ＣＥが他のものの僅かに餌となるが、ＣＥは略々相互に
同位相にあるループの最初の命令を実行する。しかし、
最初のＣＡＷＡ　ＩＴ命令と遭遇する時、ＣＥの位相関
係は実質的に変化する（以降の同期問題の論議参照）。

（７，タイミング操作） Ｃ！’；　Ｔ　Ａ　ＲＴ　Ｌ７鈷いて出ｌ゛；ス」槽り
化め々Ｉタングは第１３図においてグラフにより示され
る。この表記法は、事例を用いて説明することができる
。

最初の機械サイクルにおけるＷＲＣＧＳ　Ｐは、最初の
ＣＥ　（ＣＳＴＡＲＴを実行するもの）がＣＧＳＰレジ
スタに対する大域的な書込みを表明したことを意味する
。第３の機械サイクルにおける表示［ＧＳ　Ｐ］は、ス
タック・ポインタがこのサイクル（これらがＬＤＧＳＰ
が表明された前のサイクルの匂においてロードされた）
において最初に妥当となったことを示す。同様に、第４
のサイクルにおける表示［ＩＮＬＯＯＰ］は、５ＥＴＩ
ＮＬＯＯＰの表明と同時に第３のサイクルにおける状態
レジスタのＩＮＬＯＯＰビットに対してロードされた１
が妥当な状態となったことを示す。

４つの書込み操作の１つが開始した直後に、Ｄｏ　　Ｃ
ＡＳＴＡＲＴ命令が第２の機械サイクルにおいて表明さ
れることが判る。このタイミングは、Ｄｏ　　Ｃ５ＡＲ
Ｔに続く多重サイクルが書込み操作と並行して生じるこ
とを許容する。

（Ｇ、ＣＥとＣＣＵ間の相対的な遅れ）遅延ラッチ１２
６　、１２７は、ＣＥによりＣＣＵに与えられた命令の
実行を遅延させる。ラッチの最初の半分がＣＥのＰ３ク
ロツタによりＣＥのサイクルの柄においてハイの状態に
クロックされる。

このラッチの第２の半分は、ＣＣＵのＣＩクロックによ
りＣＣＵのサイクルの最初の電の間ハイの状態にクロッ
クされる。その結果は、ＣＥおよびＣＣＵの相対的な位
相に応じて、１機械サイクルまたはイ機械サイクルのい
ずれかの変更可能な遅れとなる。ＣＣＵは、全て同じク
ロックにより駆動されるため常に相互に同じ位相内にあ
る。一方、ＣＥは、ＣＣＵクロックと同期されるクロッ
クにより駆動されるが、（例えば、キャッシュ・ミスの
結果として）ＣＣＵおよび他のＣＥに対して層サイクル
位相からずれた状態となり得る。

ＣＥ右よびそのＣＣＵが同じ位相にある時ラッチ１２６
．１２７による完全な！サイクルの遅れ、右よび機器が
位相から外れる時局の遅わが存在する。

ＣＣＵおよびＣＥの相対的位相における差をＣＥに対し
て透過状態にし、その結果ＣＥによる信号の表明とＣＣ
Ｕによる応答との間の遅れが常に同じとなるためには、
０または局サイクルの別な変更可能な遅れがＣＥに戻さ
れる信号のあるものに対して加えられる。ｌＯのＣＣＵ
レジスタの内の４つの内容をマルチプレクサ１３０に対
して送る３２ビット回線がこのように遅れが与えられる
。これら４つのレジスタ（ＣＣＵＲＲ，ＣＮＥＸＴ、Ｃ
ＳＯ〜Ｃ３７およびＣ５ＴＡＴ）がＣＣＵのクロックＣ
１によりエツジがトリガーされ、その出力はマルチプレ
クサに達する前にＰｉによりクロックされるラッチを通
過し、その結果ＣＥおよびＣＣＵクロックが位相から外
れる特別の半サイクルだけ遅らされるＰ　Ｉ　Ｂｕｓに
おけるマルチプレクサ出力を生じる。残り６つのレジス
タはＣＣＵのクロックＣ３においてロードされ、半サイ
クルだけ変更可能な遅れでマルチプレクサに到達する。

この変化は常に最悪の遅れを待機するＣＥにより許容さ
れる。

同時並行ループを実行するＣＥがループ内の最後の命令
の後に乗せられるＣＲＥＰＥＡＴ命令に達する時、次の
２つの動作が行なわれる。即ち、（１）命令で供給され
る変位がプログラム・カウンタに対して加えられること
くこれは完全にＣＥ内で行なわれる）、および（２）作
動可能状態回線ＲＤＹおよびＣＣＵＲＲおよびＣＮＥＸ
ＴＬ、ジスタを用いて新たな反復が割当てられることで
ある。

反復割当て手順は、そのＲＳＥＬおよびＤＯ回Ｍ（第７
図）を用いてＤｏ　　ＣＲＥＰＥＡＴ命令を表明するＣ
Ｅによって開始される。前記ＣＥ自体のＣＣＵは、それ
自体作動可能状態回線ＲＤＹを表明することにより応答
する。ＣＲＥＰＥＡＴ命令を同時に実行する他のＣＥも
また、それ自体ＲＤＹ回線を表明し得る。表明された作
動可能状態の回線の総数を用いて、Ｃ３ＴＡＲＴ命令に
ついて述べたものと同じ方法でＣＮＥＸＴおよびＣＣＵ
ＲＲレジスタを更新する。同時並行の実行の内容を表明
されたＲＤＹ回線の数だけ増分させる（ＣＣＵがそれ自
体の作動可能状態の回線を表明しない時でさえ）。ＭＡ
ＳＫは、それ自体よりも小さな物理的数のＣＣＵを除い
て全ての作動可能状態の回線を零にする。ＣＣＵＲＲは
、ＣＮＥＸＴの館の内容プラスＭＡＳＫから現われるＲ
ＤＹ回線の数と等しくセットされる。１つのＲＤＹ回線
か表明される場合には、ＣＮＥＸＴは１だけ増分され、
ＣＣＵＲＲがＣＮＥＸＴに等しくセットされる。

新たに割当てられた反復を得るため、ＣＥは読出された
回線ＯＥ（第９図）を表明しかつそのＲＳＥＬ回線上に
ＣＣＵＲＲに対するコードを置くことにより、ＲＥＡＤ
　　ＣＣＵＲＲ命令を表明する。この状態は、ＣＣＵＲ
Ｒの内容をマルチプレクサ１３０に通過させ、ＰＩＢＵ
Ｓに対して乗せる。次いでＣＥは、同時並行ループの新
たな反復の実行を開始する。

ＣＥは新たな反復の実行を開始するが、もしそのすぐ後
で新たな反復がＣＭＡＸレジスタに格納された最大の反
復を越えると判定するならば、停止状態にさせられる。

ＣＣＵＲＲの内容はコンパレータ１１０　　（第９図）
におけるＣＭＡＸの内容と比較される。もしこの最大反
復よりも大きければ、ＧＴＭＡＸか表明さ、ｔしてｃＯ
ＮＴＲＯＬロジック・アレイ＋＋ａ　　（第７図）にＫ
ＷＩＴを表明させ、更にＣ５ＴＡＴＡレジスタにおける
ラッチ１１２　　（第１１Ａ図）にＱＵＩＴを表明させ
る。

ＱＵＩＴの発振について常に調べているＣＥは、遊休状
態になることによりその表明に応答する（このＣＥはそ
のＣＣＵからＣＩＰＣレジスタの内容を読出し、そのプ
ログラム・カウンタにこの内容を置く）。

ＣＣＵＲＲの同じ比較もまた、新たな反復が最後の反復
であるかどうかを確立し、もしそうであれば、新しい反
復を１に割当てられたＣＥをしてこれが再びＣＲＥＰＥ
ＡＴに達する時逐次処理を継続させるための措置がとら
れる。もしＣＣＵＲＲがＣＭＡＸと等しければ、コンパ
レータ１１０はＥＱＭＡＸを表明する。ＥＱＭＡＸ（７
）表明は、次にＤｏ　　ＣＲＥＰＥＡＴ命令がＣＥから
受取られる時、Ｃ０ＮＴＲ０Ｌロジツク・アレイ１１８
　　（第７図）をしてＣＬＲＩＮＬＯＯＰを表明させる
ことになる。ＥＱＭＡＸがＣＥＲＥＡＬを表明し、この
状態が５ＥＲＩＡＬを表明させ、ＣＥが次のＣＲＥＰＥ
ＡＴに戻るよう分岐することを阻止する。

ＥＱＭＡＸおよびＧＴＭＡＸを生じるゲートに対する入
力ＣＵＲＲ３２は、ＣＣＵＲＲに格納された反復数がレ
ジスタのその最大容ｆｆ１２３２（約４０億）を越える
場合に必要となる。この場合には、ＣＵＲＲＯＶＦ　（
第８図）が増分器１４８　ニより表明され、Ｃ５ＴＡＴ
レジスタ（７）ＣＵＲＲ３２ビットが１にセットされる
（第１１Ａ図）。ＣＵＲＲ３２が１である時、ＧＴＭＡ
Ｘが１にセットされＥＱＭＡＸは０にセットされる。こ
の状態が直ちに影響されたＣＥの同時並行処理を停止す
る。この結果を避けるため、ある同時に実行されるルー
プの反復数が３２ビツトのＣＣＵＲＲレジスタの容いて
実行中のソフトウェアを適合させることが望ましい。

（１，従属部の同期操作） ある同時に実行されるループ内における、別の命令（し
ばしば同じ命令）が前の反復において実行されるまで適
正に実行することができない命令の存在は、所謂従属命
令と呼ばれるものであり、最初の命令の実行は航の反復
における２番目の命、令の実行と同期されなければなら
ない。同期は２つの命令、ＣＡＷＡ　ＩＴおよびＣＡＤ
ＶＡＮＣＥを用いて行なわれる。ＣＡＷＡ　ＴＴ命令は
最初の命令の前に置かれ、ＣＡＤＶＡＮＣＥは２番目の
命令の後に置かれる。同じ命令が共に第１と第２の命令
である場合には、ＣＡＷＡＩＴは命令の前に置かれ、Ｃ
ＡＤＶＡＮＣＥはその後に置かれる。各対のＣＡＷＡＩ
ＴおよびＣＡＤＶＡＮＣＥ命令は通常８つの同期レジス
タＣＳＯ乃至ＣＳ７の１つに対して関連付けられる。し
かし、僅かに８つの同期レジスタしかないという事実は
、取扱ろ一し叔榔蕎１介蒲錬消東ｈ　ｆ−！ｈｌ＋酊す
ｚＷし礒（す−い。もし８つ以上の従属部が同じ反復構
造に存在するならば、従属部のグループはＣＡＷＡ　Ｉ
　ＴおよびＣＡＤＶＡＮＣＥ命令の対によって括ること
ができ、各グループはこれにより１つの同期レジスタに
より取扱われる。

（１，ＣＡＷＡＩＴ命令） ＣＡＷＡ　Ｉ　Ｔ命令は２つの引数を有する。即ち、こ
の従属部に割当てられる同期レジスタ（Ｃ５Ｉ　乃至Ｃ
３７）（７）ｅ！１（ＳＳＥＬ）　と、ソノ時の反復か
ら前の反復までのずれ（ＯＦＦＳ）（零のずれとは前の
反復の直後を意味する）。

ＣＡＷＡ　ＩＴの実行は、ＣＣＵのＷＡＩＴロジック・
アレイのＷＡＩＴ出力がローとなる（第６図）まで、Ｃ
Ｅをしてこれ以上の処理を遅らせる。ＣＥは、ＳＳＥＬ
回線上にＡＷＡＩＴ命令において指示される同期レジス
タの数を置く。この状態は、マルチプレクサ１１４にお
いて対応するＡＷＴＯＫ回線を選択する。ＡＷＴＯに回
線がＣＡＷＡ　Ｉ　Ｔ命令の実行中表明される時、ＷＡ
ＩＴアレイ１０２およびマルチプレクサ！００（ＣＭＮ
Ｄ回線上のＣＡＷＡ　Ｉ　Ｔに対するコードの認識に応
じてＣＡＷＡ　Ｉ　Ｔ回線を選択する）がＷＡＩＴ回線
をローの状態にさせ、ＣＡＷＡ　Ｉ　Ｔ命令に続いてＣ
Ｅがこの命令を処理することを許容する。

ＡＷＴＯに回線は同期レジスタＣＳＯ〜Ｃ３７（第１０
図、第１２図）によってル制御される。

ＡＷＴＯＫ回線（その表明はＡＷＡ　Ｉ　Ｔ命令を実行
するＣＥに対する進行信号として作用する）は、その各
同期レジスタが２番目の命令（上記参照）が実行されね
ばならなかった前の反復を表わす数へ進められる時に表
明される。特に、その同期レジスタの最初の３つのビッ
ト、即ち第１２図の３ビツト・レジスタ５ＹＮＣの内容
が、即ちオフセット０ＦＦＳプラスまたけ減じられる状
態レジスタのＣＵＲＲＯフィールドその時の反復の３つ
の最下位ビットと等しい（あるいはこれより大きい）時
に、ＡＷＴＯにが表明される。下式として表わされるＡ
ＷＴＯＫが表明される。即ち、５ＹＮＣＣＵＲＲＯ−Ｏ
ＦＦＳ このテストは、回路１０Ｂを用いて差（ＣＵＲＲＯ−５
ＹＮＣ）を得て、この回路の出力をコンパレータ１０８
におけるオフセット数値０ＦＦＳと比較することにより
行なわれる。

回路１０６は実際には下式を表わす。即ち、ＣＬＩＲＲ
Ｏ−５ＹＮＣ＋Ｃ−１ 上式における項（Ｃ−ｔ）は、この同期手順における機
械サイクルを保管するため、コンパレータに対するＡＤ
ＶＩ信号の反転コピーを供給する結。

果として存在する。ＣＡＤＶＡＮＣＥ命令の実行の結果
として表明されるＡＤＶ　Ｉ入力（以下の論議参照）は
５ＹＮＣを増分するが、増分された数値はＡＤＶＩの表
明に続く機械のサイクルまで得られない。同じサイクル
においてＡＤＶ　Ｉが表明される効果を生じるため、回
路１０６に対するインバータを介して与えられる。この
サイクルにおいて、Ｃは０に等しく、回路の出力Ｆはこ
れにより下式にセットされる。即ち、 ＣＵＲＲＯ−（ＳＹＮＣ＋　１　） る。ＡＤＶＩがローとなり（Ｃを１に等しくする）かつ
５ＹＮＣが既にまたけ増分された次のサイクルにおいて
、同じ出力が生じることになる。

（２，同期レジスタの４ビツトの大きさ）２３２の如き
反復が許される場合でさえ、各同期レジスタの大きさを
４ビツトに、５ＹＮＣレジスタを３ビツトに、またＰＡ
ＳＴレジスタを１ビツトに制限することが可能である。

これが可能な理由は、ＣＥが決して相互に７回以上の反
復とならないことである。これは、直前の反復がそのＣ
ＡＤＶＡＮＣＥを実行するまでＣＥを待機させるＡＤＶ
ＡＮＣＥ命令の組込み待機の故である（以下の論議参照
）。従って、その時の反復が従属部に対して応答し得る
餌の反復からどれだけの範囲にあるかの追跡のためには
３ビツトしか必要でない。これらの３つのビットは５Ｙ
ＮＣレジスタに格納される（第１２図）。この３つのビ
ットは、そのＣＡＤＶＡＮＣＥを実行しなかった最下位
の反復数を含む仮想の３２ビット同期レジスタのノｌｘ
す＞／し、＋、　ｔ　／１ｔｒ＊　Ｌ　ｌｈレノ−Ｌし
嘗イ婁÷スーレ姑できる。見方を変えれば、従属領域を
クリアしなかったのは反復の少なくとも３つの上位ビッ
トである（−回たけ１つの反復が以降の反復が依存しな
いそのＣＡＤＶＡＮＣＥを実行する）。

５ＹＮＣレジスタがその時の反復ＣＵＲＲＯを通って送
られたかどうかを追跡するため、１つのビットのＰＡＳ
Ｔレジスタが提供される。もしこの状態が生じるならば
、ＰＡＳＴは局部的に１にセットされる。ＡＤＶＡＮＣ
Ｅ命令がその関連するＣＥにより実行される時、ＰＡＳ
Ｔが実際に１にセットされる。ＣＲＥＰＥＡＴが実行さ
れる時反復の終りにおいてＰＡＳＴがクリアされる。

同時並行複合体において同一となるように全てのＣＣＵ
において同時に変更される３ビツトの５ＹＮＣレジスタ
とは異なり、ＰＡＳＴビットは局部的にセットされる。

（３，ＣＡＤＶＡＮＣＥ命令） 他の同期命令であるＣＡＤＶＡＮＣＥは、同期レジスタ
の増分を引受ける。ＣＡＤＶＡＮＣＥは同期レジスタを
１つの引数だけ進める。ＣＥはこれかＣＡＤＶＡＮＣＥ
を実行する時、そのＣＣＵが直前の反復がそのＣＡＤＶ
ＡＮＣＥを実行したことを判定するまで最初に待機する
。次いで、このＣＥは指示された開明レジスタをまたけ
進めさせる。

ＣＡＤＶＡＮＣＥ命令は、字のオフセットを有する組込
まれたＣＡＷＡ　Ｉ　Ｔに等しいところのものを有し、
これはＣＡＤＶＡＮＣＥ命令が直前の反復において実行
されるまでＣＥを待機させる。

これは、ＡＤＶＯＫ回線を用いて行なわれる。

ＣＡＤＶＡＮＣＥ命令において指示される同１υルジス
タが５ＳＥＬ回線に乗せられ、これによりマルチプレク
サ１１６における対応するＡＤＶＯに回線を選択する（
ＡＤＶＯＫＯもまた直列化トラップにこれを用いる故に
マルチプレクサをバイパスされる。以下の論議参照）。

選択されたＡＤＶＯに回線が表明されると、その効果は
ＷＡＩＴ回線をローにセットして処理を再開することを
ＣＥに信号することである。コンパレータ１０８（第１
２図）が、５ＹＮＣ＝ＣＵＲＲＯの時（即ち、同期レジ
スタがこの反復へ増分された時）に生じる事象であるそ
のＢ入力が０であることを検出する時ＡＤＶＯＫ回線が
表明される。

ＷＡＩＴ回線がローになった後、ＣＥはＤＯおよびＲＳ
ＥＬ回線を用いてＤＯ ＣＡＤＶＡＮＣＥ命令を表明する。このＤＥＣＯＤＥＲ
ロジック・アレイは指示された同期レジスタに対するＡ
ＤＶ回線にＡＤＶＯを算術的することにより応答する（
各レジスタ毎に１つずつ８つのＡＤＶ回線がある）。こ
のＡＤＶＯの算術的は、局所効果および大域的な効果を
有する。局所的には、ＡＤＶＯの表明はＰＡＳＴを１に
セットする（このＣＡＤＶＡＮＣＥが実行したという事
実か同期レジスタがこの時の最も外側の反復数を越えて
増分されたことを意味する故である。）大域的には、表
明されたＡＤＶＯ回線はＡＤＶＩとして受取られ、各５
ＹＮＣレジスタを複合体における全てのＣＣＵにおいて
またけ増分させる。同じサイクルの問おそらくは唯１つ
のｒ　　Ｆ　ＬＡｓＪ’、ｈ　ｈｓ　　１　　つｎ　Ａ
　　ｎ　　Ｖ面１＠Ｇ夷）旧Ｌ　Ｊ’Ｊ　ｔｔ　ｂＮ故
に、８つのＡＤＶ回線しか提供することができない。　
　。

ＣＡＤＶＡＮＣＥがＰＡＳＴビットを１にセットすると
いう事実が同じ反復において遭遇する同じ従属部に対す
る別のＣＡＷＡＩＴおよびＣＡＤＶＡＮＣＥ命令が無視
されることを保証する（同時並行ループ内の分岐が更に
このような同時並行を可能にし得る）。これを行なうた
めには、ＤＯＣＡＤＶＡＮＣＥ命令が復号されるＤＥＣ
ＯＤＥＲロジック・アレイに８つの全てのＰＡＳＴビッ
トが持込まれる。もしＣＡＤＶＡＮＣＥ命令において指
定される従属部に対するＰＡＳＴビットが１にセットさ
れるならば、ＡＤＶＯは表明されない。また、ＰＡＳＴ
が１にセットされるという事実は、ＡＷＴＯＫおよびＡ
ＤＶＯＫの両方の回線がＯＲゲート１０９、＋＋１　　
（第１２図）によって自動的に表明される故に、ＣＡＷ
Ａ　Ｉ　ＴまたはＣＡＤＶＡＮＣＥのいずれかと遭遇す
る時、ＷＡＩＴ回線がローに即時にセットされることを
意味する。

Ｌｌ、同時並行処理の終結） 同時並行処理は、２つの命令、即ち ＣＲＥＰＥＡＴまたはＣＱＵＩＴの内の一方の実行する
ことにより終結される。

（１，最後の反復におけるＣＲＥＰＥＡＴの実行） 面述の如く、事象ＥＱＭＡＸが反復の開始時に表明され
ることになる場合におけるように、処理される反復が最
大反復であるならば、ＣＲＥＰＥＡＴの実行は同時並行
処理を終結することになる。ＥＱＭＡＸの表明は、この
反復の終結前でさえ、５ＥＲＩＡＬを表明するという即
時効果を有する（ＣＥＲＥＡＬはＣ０ＮＴＲ０Ｌロジツ
クにより表明され、Ｃ５ＴＡＴレジスタ（第１１Ａ図）
におけるラッチ■２をして５ＥＲＩＡＬを表明させる）
。５ＥＲＩＡＬの表明は、同時並行処理が次のＣＲＥＰ
ＥＡＴで終ることを警告するＧＥの進みを生じる。ＣＥ
の残りがそれ自体を遊休状態に置き終るまで、ＣＲＥＰ
ＥＡＴを実行するＣＥがＷＡＩＴロジック・アレイによ
り待機させられる（ＣＭＡＸの内容を越える反復数を取
出すことにより）つＷＡＩＴロジック・アレイは、ＡＮ
ＹＡＣＴ回線を検査することにより他のＣＥの遊休状態
を検出する。ＣＲＥＰＥＡＴが実際に実行される時、Ｃ
Ｅによるり。

ＣＲＥＰＥＡＴ命令の表明はこのＣＥにおける同時並行
処理を終結する。ＥＱＭＡＸおよびＤＯＣＲＥＰＥＡＴ
を検出するＣ０ＮＴＲ０Ｌロジツク・アレイはＣＬＲＩ
ＮＬＯＯＰ。

ＣＬＲＶＥＣＴＯＲおよびＣＬＲＳＥＲＴＲＡＰを表明
し、これによりＩＮＬＯＯＰ、 ＶＥＣＴＯＲおよび５ＥＲＴＲＡＰの状態ビットをクリ
アする。

（２，ＣＱＵＩＴの実行） ループが予め定めた反復数の完了に先立ちループから分
岐して出る命令を含む時、ＣＱＵＩＴ命令はコードが分
岐できるアドレスにおいて挿入される。ループからの早
過ぎる分岐は同時に実行されるループに対し潜在する問
題を生じるが、これは分岐が命令が既に他のＣＥにより
既に実行された反復に先行する反復に分岐が生じること
が可能であるためである。もし処理が逐次であったなら
ばこれ以上の反復が決して処理されなかったため、同時
並行処理が結果を変化させることになる可能性がある。

このような結果の変化が生じる得る方法が少なくとも３
つある。即ち、（１）データがループ外の操作の結果を
変更する以降の反復において大域メモリーに対して格納
されること、（２）以降の反復が最初にＣＱＵＩＴを実
行すること、および（３）以降の反復においてトラップ
か生じること（例えば、生じる筈のなかった０による除
算が逐次の処理を行なうこと）である。

最初の潜在的な問題点、即ち生じなかった格納操作の予
防は、ソフトウェアにより取扱われなければならない。

１つの試みは、訂の反復において実行されないＣＱＵ　
Ｉ　Ｔの可能性が残るまで全ての格納操作に対するカク
タス・スタックを使用すること、およびカクタス・スタ
ックから大域メモリーへ専用コピーを変換することであ
る。

７８　’）　／７’ＩＱ’Ｊｌ’Ｔ　占Ｉ７１？、　Ｘ
１ｌｌｌｎ　ｒ　Ｑ　Ｉｆ　Ｔ　Ｔ　＜　Ｊ＋ＣＡＷＡ
ＩＴ命令を用いて処理される。Ｃ１０同期レジスタにお
ける零オフセットのＣＡＷＡ　Ｉ　ＴがＣＱＵ　ＩＴ命
令の直前に挿入される（ループからの分岐がＣＡＷＡ　
Ｉ　Ｔに対して行なわれる）。

また、Ｃ５ＴＡＲＴＳＴ命令（直列化されたトラップを
有するＣ３ＴＡＲＴ）がＣ５ＴＡＲＴ命令の代りに（ま
た、ＣＶＥＣＴＯＲＳＴがＣＶＥＣＴＯＲの代りに）用
いら九て、ＣＲＥＰＥＡＴ命令によりＣ３Ｏレジスタの
自動的な増分動作を生じる。これらのステップはＣＱＵ
　ｆＴｓが順当に実行されることを保証する。

第３の問題点、即ち意図されないトラップもまた、ＣＳ
　Ｔ　Ａ　ＲＴ　Ｓ　Ｔ　マタハＣＶ　Ｅ　ＣＴ　ＯＲ
Ｓ　Ｔ命令（ＣＳＴＡＲＴ）：たはＣＥＶＥＣＴＯＲ（
７）代りに）を用いることにより処理される。これらの
命令は、これらがＣ３ＴＡＲＴ−シーケンスの間ＳＥ　
ＲＴ　ＲＡ　Ｐ状態ビットをセットさせる点のみにおい
て他のものと児なる。５ＥＲＴＲＡＰビツトがセットさ
れる時、ＴＲＡＰＯＫが表明されて、ループから出る分
岐が可能な下位の反復か依然として実行中のものがない
故にトラップが生じ得ることを示すまでこれ以上処理す
る前にトラップに遭遇するＣＥが待機する。

ＴＲＡＰＯには、同期レジスタＣ５Ｏによって制御され
る。もしＣ５Ｏに含まれる反復がこの時の反復ＣＵＲＲ
Ｏ１即ちコンパレータ１０６　、１０８（第１２図）に
より測定される条件と等しければ、ＡＤＶＯＫＯが表明
される。もし５ＥＲＴＲＡＰが１ならばレジスタＣ５Ｏ
はＣＲＥＰＥＡＴ（ループにおける最後の命令）により
進められ、このためレジスタは完了した最下位の反復の
３つの最下位ビットを含む。ＡＤＶＯＫＯは、ＴＲＡＰ
Ｏにを表明することにより応答するＷＡＩＴロジック・
アレイ１０２　　（第６図）に対して直接送られる。Ｔ
ＲＡＰＯにもまた、もし５ＥＲＴＲＡＰが０であるなら
ば、これがトラップの直列化が指定されなかったことを
意味するため、ＷＡＩＴにより表明される。（もしＤＥ
ＴＡＣＨＥＤが１にセットされるならば、ＴＲＡＰＯに
もまた表明されるか、これはこ九か同時並行処理が存在
しないことを意味する。）（Ｋ、ベクトルの同時並行処
理） 同時並行複合体におけるＣＥは、Ｄｏループの如き同時
並行処理の反復構造に対してのみではなく、ベクトル操
作の同時並行処理部分に対しても使用することができる
。例えば、もしベクトル乗算操作が要求゛されかつベク
トル長さか１００であるならば、２つのＣＥがベクトル
操作の３４を行ないかつ３番目のＣＥが操作の３２を行
なうように、３つのＣＥ（例えば、ＣＥＯ、ＣＥＩ　、
ＣＥ２　）の同時並行複合体がベクトルを分割すること
ができる。各ＣＥにより行なわれる全ての操作が一回の
「反復」において行なわれる。ＣＥ間のベクトルの分割
は垂直方向または水平方向に行うことができる。垂直の
分割においては、事例の最初の３４のベクトル要素は最
初のＣＥによって処理され、次の３４のベクトル要素が
２番目のＣＥにより処理され、最後の３２のベクトル要
素は第３のＣＥにより処理される。水平の分割において
は、最初のＣＥがベクトル要素１．４．７等について操
作を行ない、２番目のＣＥはベクトル要素２．５．８等
について操作を行ない、３番目のＣＥは要素３．６．９
等について操作を行なう。どの分割の形式が最もよいか
はソフトウェアの問題であり、コンパイラによって決定
されるのが典型的である。

ＣＥに対して必要なパラメータを計算してベクトル演算
の同時並行処理を行なうため、５つのベクトルの同時並
行命令がＣＥにより使用される。

このパラメータは、各ＣＥのＣＣＵにより与えられるＮ
ＵＭおよびＶＰＮフィールドを用いて各ＣＥにより計算
され、次いでＣＥデータ・レジスタに格納される。計算
においては、もしＮＥＳＴＥＤまたはＤＥＴＡＣＨＥＤ
のいずれかがＣＣＵにより表明されるならば、ＣＥがＮ
ＵＭおよびＶＰＮを零にセットする。

ベクトルの水平分割においては、次の３つのパラメータ
、即ち長さ、オフセットおよび増分が計算される。

要素の数である。これは、下式に従ってＶＬＨ命令を用
いて計算される。即ち、 長さ＝ＣＨＩ　Ｌ　［（Ｎ−ＶＰＮ）／（ＮＵＭ＋　１
　）］ 但し、Ｎはベクトル要素の総数であり、ＣＥＩＬはもし
既に整数でなければ結果は次に大きな整数まで切上げら
れる（もしＮＥＳＴＥＤまたはＤＥＴＡＡＣＨＥＤが１
ならば、ＶＰＮおよびＮＵＭは零にセットされる）。本
例においては、ＣＥＯは長さ３４が与えられ、ＣＥＩお
よびＣＥ２は長さ３３が与えられる。（実際の構成にお
いては、この計算は下記の如く行なわれる。即ち、ＶＰ
ＮがＮから控除され、２つの操作の内の１つが行なわれ
る。もしＮＵＭがＯ５１，３または７ならば（ＣＥの数
が２の累乗であることを意味する）、ＮＵＭは（Ｎ−Ｖ
ＰＮ）１．：加えられ、その結果は（２の累乗に従って
）０・、１．２．３ビツトだけ右へ桁送りされる。もし
ＮＵＭが２．４．５または６ならば、項（Ｎ−ＶＰＮ）
はそれぞれフ／１　　　フ／ら　　　フ／６　主たｔ寸
？／７　−７？−県ぜられ　（７の）Ｂ合、各関数は使
用性に零に丸められる）、その結果は右へ１ビツトだけ
桁送りされ、小数・部は切捨てられ、１が結果に加えら
れる。） 増分は、ＣＥにより演算されるべきベクトル要素間のス
ペース即ちストライドである。これは、下式に従ってＶ
ＩＨを用いて計算される。即ち、増分＝Ｖ　Ｉ　ＮＣＲ
（ＮＵＭ＋　１　）但し、Ｖ　Ｉ　ＮＣＲは元のベクト
ルの増分である。

Ｖ　Ｉ　ＮＣＲが１である本例においては、全てのＣＥ
は３の増分が与えられる。（実際の構成においては、乗
算は桁送りおよび加算によって行なわれる。） オフセットとは、ＣＥが開始すべきベクトルにおける場
所である。これは、下式に従ってＶＯＨ命令を用いて計
算される。即ち、 オフセット＝Ｖ　ｒ　ＮＣＲ（ＶＰＮ）但し、ＶＩＮＣ
Ｒは元のベクトルの増分である。

本例においては、ＣＥＯは０のオフセットが与えら４、
ＣＥＩは１のオフセットが、またＣＥ２は２のオフセッ
トが与えられる。（実際の構成においては、乗算は桁送
りおよび加算によって行なわわる。） ベクトルの分割か垂直方向である場合、増分か全てのＣ
Ｅにおいて１である時、これら３つのパラメータの最初
の２つのみを計算すわばよい。

長さは下式に従ってＶＬＶ命令を用いて計算される。即
ち、 長さ＝ＭＩＮ（ＣＥＩＬ［Ｎ／ （ＮＵＭ＋１）］、Ｎ−ＶＰＮ （ｃＥ　Ｉ　Ｌ　［Ｎ／　（ＮＵＭ＋　１）））但し、
ＣＥＩＬは上記と同じ機能であり、ＭＩＮは括弧内の２
つのパラメータの最小値である。

本例においては、ＣＥＯおよびＣＥＩは長さ３４が与え
られ、ＣＥ２は長さ３２が与えられる。

（実際の構成においては、項ＣＥ　Ｉ　Ｌ　［Ｎ／（Ｎ
ＵＭ＋　１　）］はＶＬＨ命令における除算とＣＥｒＬ
操作の組合せのため用いたものと同じ方法を用いて得ら
れる。ＶＰＮによる乗算は桁送りおよび加算によって行
なわれる。最小値は２つの量を比較して２つの内小さな
方を選択することにより見出される。

オフセットは、下式に従ってｖＯｖ命令を用いて計算さ
れる。即ち、 オフセット＝ＣＥ　Ｉ　Ｌ　［Ｎ／ （ＮＵＭ＋１）］　　（ＶＰＮ） 本例においては、ＣＥＯはＯのオフセットが与えられ、
ＣＥＩは３４のオフセットが、またＣＥ２は６８のオフ
セットが与えられる。（実際の構成においては、計算は
ＶＬＶ式の２番目の項に対するものと同じ方法を用いて
行なわれる。） 実際の同時並行処理は、ＣＶＥＣＴＯＲ（またはＣＶＥ
ＣＴＯＲ５Ｔ）命令がベクトルの「ループ」の開始時、
即ち同時に処理されるベクトル演算の初めの前に実行さ
れる。パラメータの計算命令（例えば、ＶＬＨ，ＶＯＨ
，ＶＩＨ）はＣＶＥＣＴＯＲ命令に続く。

ＣＶＥＣＴＯＲ命令により開始されるＣＣＵ命令のシー
ケンスは、Ｃ３ＴＡＲＴにより始められるものとほとん
ど同じものである。相違は、の機械サイクルにおいて、
ＶＥＣＴＯＲ状態ビットが複合体における全てのＣＣＵ
において１にセットされることである。これがＣ３ＴＡ
ＲＴではな（ＣＶＥＣＴＯＲ命令であるという事実が、
ＣＣ（１１：　１０）と呼ばれるｃｃＵＢＵｓ（７）２
つのビットを用いて他のＣＥに対して伝えられる。これ
らの２つのビットは、同時並行処理を開始する４つのタ
イプの命令（Ｃ３ＴＡＲＴ、Ｃ５ＴＡＲＴＳＴ、ＣＶＥ
ＣＴＯＲおよびＣＶＥＣＴＯＲ５Ｔ）間を識別すルタめ
ＣＣＵが使用するコードを提供する。この２つのビット
は５２番目の機械サイクルにおけるり。

Ｃ５ＴＡＲＴ命令の間、即ちＣＣＵＢＵＳが使用されな
い時にのみ使用される。

ベクトル同時並行処理は、「ループ」における最後のベ
クトル演算に続＜ＣＲＥＰＥＡＴ命令を用いて終結され
る。ＣＶＥＣＴＯＲ命令の後には唯１つの「反復」しか
ないため、最初のＣＲＥＰＥＡＴの実行と同時に同時並
行処理を強＋ＪＩＡＩ＋　ＩｙＧ、４１７　ＪＰＩＬ　
ｙ　ｍｋ瞼Ｌｔ　、％ｊ　ｆ　＋−６，−Ｆ　　啼ａ−
ＩＪＬ　　Ｍつの最下位ビットにおけるＮＵＭを除いて
全て雫を含む３２ビ・ノドの数（こわはＣ５ＴＡＲＴの
場合における如きＣＭＡＸの内容の代りである）をコン
パレータ１１０のＹ入力側に与えるマルチプレクサ１０
５（第９図）によって提供される。このため、コンパレ
ータ１１０に続くゲートをして２番目の「反復」の開始
時にＧＴＭＡＸを表明させ、これによりＩＮＬＯＯＰを
０にセットしてこの２番目の「反復」の連続する実行を
阻止する。

ＣＣＵＲＲは、最初の「反復」の完了に続いてＲＤＹ回
線の表明によってＮＵＭを越える数にセットされる。

（Ｌ、ネストされる同時並行ループ） 本システムは、それ自体が１つのループの同時実行を呼
出すサブルーチンを含む同時実行ループ内のサブルーチ
ン呼出しを許容する。後者は、サブルーチンがこれを呼
出すプログラムとは独立的にコンパイルすることができ
る故に生じて、ある特性サブルーチンが同時に実行され
るループ内から呼出されるかどうかをコンパイル時に知
ることを不可能にする。

別の同時のループ内の同時並行ループは、ネストされる
同時並行ループとして知られ、同時には実行されない。

ネストされるループに遭遇する同じ処理装置においてネ
ストされたループを逐次実行することが行なわれる。一
連のネストされたループをそれぞれ他方に有することは
可能である。しかし、如何なる場合も、最も外側のルー
プのみが同時に実行される。全ての内側のループは、そ
れが同時実行のための命令を含むかどうかに拘らず、同
じ処理装置において逐次実行される。

ＮＥＳＴＥＤおよびＩＮＬＯＯＰの状態ビットは、これ
が最も外側のものであるかあるいは実行中のネストされ
た同時並行ループであるかを追跡するため用いられる。

最初のＣ５ＴＡＲＴが実行中に遭遇される時ＩＮＬＯＯ
Ｐは「１」にセットされ、最も外側の同時並行ループの
開始を示す。

ＩＮＬＯＯＰが既に「１」にセットされた後にＣＮＥＳ
Ｔに遭遇する時、ＮＥＳＴＥＤは「１」にセットされる
。

ネストされたループの初めに、ＣＣＵがその時の反復レ
ジスタ（ＣＣＵＲＲ）をクリアする。ネストされたルー
プの以降の反復は、各反復の終りにおけるＣＣＵＲＲの
値に対して１を加算することにより割当てられる（ＮＥ
ＳＴＥＤ状態ビットの表明は、ＣＣＵＲＲを増分するロ
ジックの動作を変更する。）。

トラップの直列化（前の論議参照）があるネストされた
ループの実行中でも継続できるためには、最も外側のル
ープのその時の反復の３つの最下位ビットがＣ５ＴＡＴ
レジスタにおいてＣＵＲＲＯとして保管される（ＮＥＳ
ＴＥＤが表明される時、ＣＵＲＲＯはこれが最も外側の
ループの最後の反復中に有する値に凍結され、ＡＤＤＣ
ＵＲＲＯはあるネストされたループにおけるＣＲＥＰＥ
ＡＴの実行と同時にＣ０ＮＴＲ０Ｌロジツク・アレイに
よっては表明されない。）。ＣＵＲＲＯの３ビツトが同
期レジスタＣ８Ｏの内容と比較さ九、ふたかも処理功畜
が最も外側の同時並行ループを実行中であるかの如き全
く同じようにＴＲＡＰＯにが表明される。

このため、もしトラップがあるネスト・ループの実行中
に遭遇し、かつ５ＥＲＴＲＡＰビツトがセットされてト
ラップの直列化を表示するならば、ＣＥはＴＲＡＰＯＫ
が表明されるまで待機する。

４つのレジスタ（ＣＣＵＲＲ，ＣＭＡＸ、ＣＧＳＰ、Ｃ
５ＴＡＴ）の値は、このネストされた同時並行ループの
終結時にＣＥが適正に処理を続行するためには、このネ
スト・ループか開始する時点で保管されねばならない。

ＣＮＥＳＴ命令は、この４つの値を（オペランドにより
指定される記憶場所に）保管させ、ネストされたループ
としておそらくは実行され得る同時並行ループのＣＳ　
Ｔ　Ａ　ＲＴ　ＩＹｉ７に置かれねばならない。

ＣＵＮＮＥＳＴ命令は、４つの値を（全てのＣＮＥＳＴ
命令において指定されるものと本来同じ場所であるオペ
ランドに指定される記憶場所から）対応するレジスタに
対して書込ませ、ネストざ九るループ（もしくは一連の
ネストされたループの最後のもの）のＣＱＵＩＴまたは
ＣＲＥＰＥＡＴ命令に従わねばならない。通常は、異な
る記憶場所か、ループが相互にネストされ得るようにＣ
ＮＥＳＴおよびＣＮＮＥＳＴＮＥＳＴＥＤり指定される
。

レジスタがネストされたループの実行中使用される故に
値ＣＣＵＲＲおよびＣＭＡＸが保管され、またこの値は
最も外側のループの処理が再開する時必要となる。

ＣＧＳＰの値は同様な理由から保管される。大域スタッ
ク・ポインタは、これが逐次処理を再開するＣＥに対し
て与えることができるように留保されねばならない。こ
のスタック・ポインタはネストされるループの実行に先
立って保管されるが、これは最も外側のループにおける
ものと同じネストされたループであるＣ５ＴＡＲＴシー
ケンスがＣＥのスタック・ポインタのその時の値をＣＧ
ＳＰレジスタに対して書込ませるためである。最も外側
の同時並行ループの場合には、スタック・ポインタのそ
の時の値がＣＧＳ　Ｐレジスタに保留され、かつＣＥを
してＣＣ５Ｔレジスタの値を読出させることにより、Ｃ
３ＴＡＲＴシーケンスにおける後のＣＥに対して専用ス
タックが割当てられる（次項参照）。しかしネストされ
たループの場合には、ＣＥのスタック・ポインタのその
時の値は留保される必要はなく、ネストされたループが
最も外側のループに対する前記ＣＥに対し割当てられる
専用スタックにおいて処理されることになるため、ＣＥ
に対して戻されねばならない。これは、ＮＥＳＴＥＤが
セットされる時はＣＥをＣＧＳＰから、またＮＥＳＴＥ
Ｄがセットされない時はｃｃｓｐから読出させる（これ
は第９図に示されるＰＩＤＥＣロジック・アレイの機能
である）ことにより行なわれる。

Ｃ５ＴＡＴし、ジスタの内容は、ネストされたループの
実行に先立ちＮＥＳＴＥＤの状態を保留するために保管
される。これは、それぞれが別の内にある一連のネスト
されたループの当通な取扱いのため必要である。ＣＵＮ
ＮＥＳＴ命令が実行されてネスチングの１つのレベルの
完了を示す毎に、ＮＥＳＴＥＤの前の値がＣＣＵに復元
され、その結果ＣＣＵはこれが最も外側のループへ戻さ
れたかくその場合、ＮＥＳＴＥＤは０に復元される）、
あるいは更に高いレベルのネストされたループへ戻され
たか（その場合はＮＥＳＴＥＤは１に記憶された状態の
ままである）どうかを判定する。

ネストされたループの実行中、ＣＮＥＸＴレジスタに格
納された値は、他のＣＥがその動作可能状態の回線を表
明する時更新され続ける（この状態は、１つのＣＥが最
も外側の同時並行ループにおける新たな反復を試みる時
にのみ生じることになる）。しかし、ＣＮＥＸＴの内容
は、ループを開始する同じＣＥによりネストされたルー
プの全ての反復が実行されるため、ネストされたループ
の実行中使用されない。新たな反復の割当ては、噴にＣ
ＣＵＲＲの内容を１だけ増分することによりネストされ
たループにおけるＣ　ＲＥ　Ｐ　ＥＡＴハ＋１７舛しｒ
：’：＋　ｎｂ　ｌ−４Ｓ六Ａ　４−＋　４−１　！　
　　／　ｗ　＋　ＩＪ　７４：Ｉ　Ｍ　ｈｎ〈行われる
。即ち、ＮＥＳＴＥＤが表明される時、増分器１４８（
第８図）に対する入力側におけるマルチプレクサがＣＮ
ＥＸＴの出力ではな（ＣＣＵＲＲの出力を増分器に対し
て送り、ＮＥＳＴＥＤが表明される時ＭＡＳＫロジック
・アレイ１４０が全ての動作可能状態回線をマスクし、
その結果唯１つの回線（ＮＥＳＴＥＤ自体により駆動さ
れる回線）が増分器１４８に対する人力において表明さ
れる。） ＮＥＳＴＥＤビットをセットすることによりもたらされ
る更に別の変更は、Ｃ３ＴＡＴレジスタからのＶＰＮお
よびＮＵＭ出力が零にセットされか（第１１Ｂ図）こと
で、その結果５つのベクトルの同時並行命令（例えば、
ＶＬＨ，ＶＯＨｌＶＩＨ）の実行と同時に行なわれる計
算が逐次実行されるベクトル命令をもたらすことになる
（全てのベクトル要素は命令を実行するＣＥについて処
理される）。

（Ｍ、カクタス・スタック） 同時並行複合体における各ＣＥは、１つの同時並行ルー
プの１つの反復に一義的なデータを格納するための専用
スタック（全体的に、カクタス・スタックと呼ばれる）
が割当てられる。このような一義的なデータは、２つの
タイプ、即ちサブルーチン引数（および戻りアドレス）
と一時変数からなる。カクタス・スタックは、Ｃ３ＴＡ
ＲＴシーケンスの間形成される。Ｃ３ＴＡＲＴ命令を実
行するＣＥは、その大域スタック・ポインタ（ＧＳＰ）
を複合体における全てのＣＥのＣＧＳ　Ｐに対して書込
ませることにより、また全ての同じＣＥをして最も外側
の同時並行ループ（ＮＥＳＴＥＤはセットされない）の
場合にカクタス・スタック・レジスタｃｃｓ　ｐの内容
である仮想スタック・ポインタをそのＣＣＵから読出さ
せることによって、カクタス・スタックを形成する。カ
クタス・スタック・ポインタとして割当てられる実際の
アドレスは各ＣＥに対して一義的であり、同時並行処理
に先立ってＣ５ＡＶＥおよびＣＲＥＳＴＯＲＥ命令を用
いてｃｃｓｐレジスタに対しアドレスを書込むオペレー
ティング・システムにより確立される。仮想スタック・
ポインタは、適当なＲ３ＥＬコードおよび出力可能ビッ
トＯＥを表明することにより読出される。乙しＮＥＳＴ
ＥＤがセットされなければ、ＰＴＤＥＣロジック・アレ
イがｃｃｓｐの内容を選択する。

もしＮＥＳＴＥＤがセットされるならば、これはｃｇｓ
　ｐの内容を選択する（これは、ネストされるループに
おいては、ＣＥのカクタス・スタックにおけるスタック
・ポインタのその時の値を保有する。）。

（同時並行処理の事例） 第１４図は、同時実行のいくつかの特性を示す。

最初に実行は逐次的であり、即ち唯１つのＣＥが命令を
実行しつつあり、残りのＣＥは遊休状態にある。ここで
活動状態のＣＥはＣＥ５であるが、どのＣＥでもよい。

同時実行は、活動状態のＣＥがＣ３ＴＡＲＴ命令を実行
する時に開始する。各ＣＥは反復０で始まる反復数を与
える。

Ｃ５ＴＡＲＴ命令は、ここでは２０である最大数の反復
を指定する。

ＣＥがある反復を完了すると、このＣＥはＣＲＥＰＥＡ
Ｔ命令がある場合にこれを実行して次の反復を開始する
。あるＣＥが１つの反復を求めると直ちに、反復はこの
ＣＥに対して割当てられる。反復が条件コードを含む場
合は、反復が異なる長さとなることに注意されたい。　
　・ＣＲＥＰＥＡＴ命令が実行される時実行すべきこれ
以上の反復が存在しなければ、２つの事象の一方が生じ
る。もしＣＥが最後の反復以外の反復を実行中ならば、
これは単に遊休状態となる。これは、反復１６を完了し
た後のＣＥＯの場合である。一方、もしＣＥが最後の反
復を実行中であれば、このＣＥは他の全てのＣＥが逐次
実行の継続餌に遊休状態となることを待機する。これは
、ＣＥ２が反復２０を完了した後のこのＣＥ２の場合で
ある。

このコートは、１つのＣＥについて５０の時間ｆｉｔ位
を要することになる。同時実行の場合には、これは８時
間単位を要する。このスピードアップは５０７８＝６．
２５である。典型的には、反復数がＮの倍数でない時、
あるいは反復が実行のため異なる回数を要する時、Ｎ個
のＣＥがＮよりやや小さな因数だけコードをスピードア
ップする。しかし、このスピードアップは、反復数が増
加するに伴ってＣＥ数に近似する。

ＣＥに反復を与えることは、反復の開始時において反復
数ＣＵＲＲが反復を実行すべきＣＥのレジスタＤ７に置
かれることを意味する。どのＣＥに対する最初の反復も
そのＣＥの仮想処理装置番号ＶＰＮである。

ＣＥは、１つのＣＥによるＣ３ＴＡＲＴの実行に続＜Ｃ
５ＴＡＲＴシーケンスの間これが実行すべきはどのコー
ドかを学習する。ＣＣＵおよびＣＣＵＢＵＳを用いて、
全てのＣＥはＣ３ＴＡＲＴ命令後に命令のアドレスと等
しいプログラム・カウンタで始動さ九る。

ＣＲＥＰＥＡＴ命令は、条件付き分岐命令である。もし
別の反復があるならば、ＣＥはこの分岐をとり新たな反
復を与えられる。もし別の反復がなければ、ＣＥはこれ
が最後の反ｔ’＝を実行中であるかあるいはそうでない
かに従って終了するか遊休状態となる。表１は同時並行
ループを示している。即ち、 ループのプロローグ、ＣＥ毎に１口実行されるコードは
、レジスタをロードしかつ反復毎に実行される必要がな
い他の操作を行なうことができる。表２は１つのフォー
トラン・ループを示している。即ち、 表−一一一一一λ Ｆｏｒｔｒａｎｃｏｄｅ：　　Ｄｏ　　ｌ　　Ｉ＝１．
ＮＩ　Ａ（Ｉ）　＝　　［＋Ｊ 表１および２のループは独立的な反復を有する、即ち、
反復は結果を変更することなくどんな順序でも行なうこ
とができる。更に困難な場合は、相互に依存しかつ従っ
て正しい結果を生じるように同期されねばならない反復
を有するループである。表３は、同期を必要とする従属
部を示す。

表−３− ここで、１つの反復に格納される値は、次の反復により
ロードされる。正しい結果を得るためには、ロードは格
納の後に生じなければならない。

反復ＩがＸをロードし得る前に、この反復は反復１−１
がＸの格納を完了するまで待機しなければならない。こ
の従属部を同期させるためには、２つの命令がコードに
挿入されることを必要とする。「進行してよいか？」の
命令はＣＡＷＡ　Ｉ　Ｔと呼ばれ、「進行せよ！」の命
令はＣＡＤＶＡＮＣＥと呼ばれる。−例が表４に示され
る。即ち、友−４ Ｆｏｒｔｒａｎ：　　　　　　Ｄｏｌ　　１＝ＬＮＣＡ
ＷＡ　ＩＴ命令は、前の反復を実行するＣＥがＣＡＤＶ
ＡＮＣＥを実施するまで、これを実行するＣＥをして待
機させる。次いで、Ｘをメモリーから安全に取出すこと
ができる。Ｘが格納された後、ＣＡＤＶＡＮＣＥ命令が
ＣＥに信号してこれが進めることができる次の反復を実
行する。

ＣＡＷＡＩＴおよびＣＡＤＶＡＮＣＥ命令におけるＣ５
！は、８つの同期レジスタＣ８Ｏ〜Ｃ５７の１つである
。各々は１つのループにおける異なる従属部を同期させ
るため使用することができる。ループが同期レジスタよ
りも多い従属部を有する起りそうにない事象においては
、最初のＣＡＷＡ　Ｉ　Ｔと２番目のｔ麦のＣＡＤｖＡ
ＮＣＥの前に、２つの従属部を１つのＣＡＷＡＩＴと組
合せることができる。ＣＡＷＡ　ＩＴ命令におけるＯは
連続Ｏ〜７における１つのオフセットである。

通常、従属部は、１つの反復から次の反復までのもので
あり、０のオフセットが用いられる。しかし、しばしば
この従属部は表５の事例におけるように、２つ以上の反
復に跨がることになる。即ち、 表−一一一一一二 Ｆｏｒｔｒａｎ：　　　　Ｄｏ　１　［＝１．Ｎｃｒｅ
ｐｅａｔ　　Ｔｏｐ ４つの同時並行命令についてこれまで論述した。５番目
の命令ＣＱＵＩＴは最後の反復に先立ってループの出［
１を実現する。−例を表６に示す。

Ｌ　　！Ｆ　　ＣＡ（１）、！Ｑ、Ｘ）Ｇｏ　　Ｔｏ　
　２　ＪｓＩ Ｃｏｄ＠：　　　　ｃｓｔａｒｔｓｔ　　Ｉｔ　ｌ　Ｉ
　　　　　　　　　　Ｑ％並行実１川用表７は、Ｘ＝１
およびＡ＝　［０，２，４，６゜８．７，５，３，１．
２．１．９］である時、表６のコードが４つのＣＥの同
時並行複合体について実行される状態を示す。簡単にい
えば、各命令は１単位時間を要するものと仮定される。

友−一一一−ユ ＣＥ： Ｔｉｍｅ　　　　０　　　　　　　　１　　　　　　　
２　　　　　　　３１　　−ｃｓｔａｒｔｓｔ　　　（
ｉｄｌｅ）　　　　　（ｉｄｌｅ）　　　　　（ｉｄｌ
ｅ）２　　　　０ｆｍｏｖｅｓ　　　　　　　　１ｆｓ
ｏｖｅｓ　　　　　　　　２ｆｍｏｖｅｓ　　　　　　
　　３ｆ＋＊ｏｖｅｓ３　　０ｆｃ履ｐｓ　　　　　ｌ
ｆｃｍｐｓ　　　　　２ｆｃｍｐｓ　　　　　３ｆｃｍ
ｐｓ４　　０ｆｂｅｑ　（０≠１）　　１ｆｂｅｑ　（
２≠１）　　２ｆｂｅｑ　（４≠１）　　３ｆｂｅｑ　
（ｆｉ≠１）５　　　０ｃｒｅｐｅａｔ　　　　　　１
ｃｒｅｐｅａｔ　　　　　　２ｃｒｅｐｅａｔ　　　　
　　３ｃｒｅｐｅａｔ６　　４ｆｃｍｐｓ　　　　　５
ｆｃｍｐｇ６ｆｃ＋＊ｐｓ　　　　　７ｆｃｍｐｓ７　
　４ｆｂｅｑ　（８≠１）　　５ｆｂｅｑ　（７≠１）
　　６ｆｂｅｑ　（５≠１）　　７ｆｂｅｑ　（３＊Ｉ
）８　　４ｃｒｅｐｅａｔ　　　　５ｃｒｅｐｅａＬ　
　　　６ｃｒｅｐｅａｔ　　　　７ｃｒｅｐｅａｔ１１
　　８ｃａｗａｉｔ　　　　９ｃｒｅｐｅａｔ　　　１
０ｃａｗａｉｔ　　　　１ｌｃｒｅｐｅａｔ１４　　−
＋＊ｏｖｌ　　　　　（ｉｄｌｅ）　　　　　（ｉｄｌ
ｅ）　　　　　（ｉｄｌｅ）＋ｓ　　　　　−５ｏｖｌ
　　　　　　　　　　　（ｉｄｌｅ）　　　　　　　　
　　（ｉｄｌｅ）　　　　　　　　　　（ｉｄｌｅ）各
ＣＥにより実行される反復数および簡略コードは各ステ
ップにリストされる。最初に気が付くことは、各反復が
同じものであるため、ＣＲＥＰＥＡＴ命令が同じサイク
ルにおいて生じ、待機する必要がないことである。次に
気が付くことは、例え前の反復が最後の反復となるかを
知らなくとも反復が開始されることである。例え、８が
最後の実際の反復であっても反復９．１０４Ｊ　　Ｉ−
７ｆ　　Ｉ　　Ｉ　Ｊｌ＜　ｔｉｎ　五ム　七　＋１　
　　　５Ａ　１σ１１’；’；（ｋ　ｎ）口！１　ｈＪ
ｑ　　＋÷　　　　＝ｈらが結果を変更させるため何も
しない限り無害である。事例においては、その全てが行
なうことは取出しとテストであり、このため問題が全く
生じ得ない。しかし、もし格納操作がこれら残りの反復
において行なわれるならば、問題が生じ得る。

正しい反復がＣＱＵ　Ｉ　Ｔを行なうことを確認するこ
とが必要となる。ＣＥ２は、単にＡ　（１１）　＝Ｘで
ある故に反復１０が最後のものであると考えることを許
されるべきでない。正しい反復がＣＱＵ　Ｉ　Ｔを実行
することを保証するため、ループはＣ３ＴＡＲＴＳＴ命
令から開始され、これがＣＲＥＰＥＡＴ命令をしてこれ
もまたＣ３Ｔ（下記参照）と呼ばれる同期カウンタＣ５
Ｏに対してＣＡＤＶＡＮＣＥを行なわせる。また、ＣＱ
ＵＩＴ命令に先立ッテ、ＣＡＷＡＩＴＣ８Ｏ命令が挿入
される。これが、例え後の反１ｕが更に前に終了しよう
とする場合でも、最も前の反復が終了することを保証す
る。

もし前の反復がＣＱＵＩＴを実行するかどうか確実でな
くとも結果を格納しないようにソフトウェアを書込むべ
きである。これが、例えば、ループの索引の格納がＣＱ
Ｕ　Ｉ　Ｔ命令の後に行なわれた理由である。

例えＣＱＵ　ＩＴが更に前の反復において実行すること
ができても反復を開始する別の側面的効果は、トラップ
、例えば０による除算またはページのエラーがこのよう
な反復において遭遇することもある。−例を表８に示す
。

夫−ｍ−−１ ｃｓｔａｒｔｓｔ　　　Ｎ ↑ｏｐ：　　・・・ Ｘｆ　　ａａ＊　　Ｔｈ＠ｎ　　（：ＱＬｌｉｔ　　　
　　　　　反復１０にライてＡ　＝　　８／ＣＣ＝　　
反復１１において０ｃｒｅｐ＠ａｔ　　　Ｔｏｐ 反復１１における零による除算のトラップは、反復ｌＯ
におけるＣＱＵ　Ｉ　Ｔ前に生じることを許されるべき
ではない。これを行なうためには、Ｃ５ＴＡＲＴのＣ５
ＴＡＲＴＳＴの変態が再び使用される（サフィックスｒ
ＳＴＪは直列化されたトラップを意味する）トラップの
直列化は、単にＣＱＬＩ　ＩＴ命令を含む同時並行ルー
プにおいて必要であるに過ぎない。Ｃ３ＴＡＲＴＳＴル
ープは、暗黙に同期カウンタＣ８Ｏを使用する（これも
また、トラップを直列化するためこれが用いられる残部
としてＣ３Ｔと呼ばれる）。

Ｃ３ＴＡＲＴＳＴ命令の使用は、ＣＲＥＰＥＡＴ命令に
おいて暗黙のＣＳＴに先立ち、トラップに遭遇する時（
ＴＲＡＰＯＫが表明されるまで）ＣＳＴに対し暗示され
たＡＷＡＩＴを強制する。

ＣＱＵ　Ｉ　Ｔは、その＃０だけ前のＣＡＷＡＩＴＣ８
Ｏなしで使用することができる。これは、割込み型ＣＱ
ＵＩＴと呼ばれる。割込み型ＣＱＵＩＴを実行するどの
処理装置も、例え最下位の反復を実行するものでなくと
も同時並行ループを停止することになる。これは、どの
ＣＥが探索の目的を見出した時でも探索を終了するある
探索プログラムにおいて有益である。

同時並行ループは、サブルーチン自体が同時並行ループ
を含む如何に拘らずサブルーチンに対する呼出し前後で
使用することができる。換言すわば、同時並行ループは
ネストすることができるが、内側のループはそれぞれ１
つのＣＥについて逐次実行する。この理由から、１つの
サブルーチンは通常その内部にネストされた同時並行ル
ープを含まない。表９におけるコードは、同時並行ルー
プを含むルーチンに対して用いられ、同時並行ループま
たは直列コードのいずれかから呼出すことができる。即
ち、 九−一一一遣 呼出し側ルーチン、　　　　　　　　　　　　　　　　
　呼出されるルーチン二ｒａｏｒ＊　ｃｏｎｃｕｒｒｅ
ｎｔ　　１ｏｏｐ！ｃｓｔａｒｔ　　　　Ｎｎ Ｔｎ工　　　□。

ｃｌ”ｓｗｅａｔ　　　Ｔｎ ｃｕｎｎｅｓｔ　　　（ｓｏ）＋ ；；： 命令ＣＮＥＳＴおよびＣＵＮＮＥＳＴは、１つ以上の同
時並行ループを有するサブルーチンの初めと終りにおい
て使用される。これらは、外側のループに対するその時
および最後の反復を保管し復元するため必要である。表
９の事例においては、呼出しルーチンにおける最初のサ
ブルーチン呼出しくｊｓｒ）が同時並行ループ内に現わ
れ、サブルーチン内の同時並行ループの各実行がこのサ
ブルーチンを呼出したＣＥにより逐次行なわれることを
意味する。第２の（ｊｓｒ）は同時並行ループの外側に
現われ、このためサブルーチン内の同時並行ループは複
数のＣＥにおいて同時に実行される。

（背面スイッチ） ＣＥは、第１５図に示されるように、背面スイッチ１４
によりキャッシュのカドラント（四半部）に対して接続
される。

（Ａ、回路） ４８の制御回線２００は、背面スイッチを経由すトまで
背面を横切って延長する。６つの制御回線が合計４８の
制御回線に対しＣＥ毎に接続され、線の全てが各カドラ
ントに対して接続されている。各ＣＥに対する６つの制
御回線とは、Ｃ３ＴＲＴＬ、ＣＢＵＳＹＬ、ＣＷＡＩ　
Ｌ。

ＣＡＤＲ５、ＣＡＤＲ４ｘ３およびＣＤＴＰＡＲである
。全体としてこの６つの制御回線はＣＥＯに対してはＡ
Ｃ，ＣＥＩに対してはＢＣ，ＣＥ２に対してＣＣ，、、
、等の如く示される。

ＣＢＵＳＹＬ、ＣＷＡＩＴＬおよびＣＤＴＰＡＲがオー
ブン・コレクタ信号として構成される。

９６本の回線が各ＣＥおよび各キャッシュ・カドラント
から背面スイッチまで延びている。即ち、６４木の両方
向性のデータ回線ＣＤＴ　（６３：Ｏ）　、　２６本の
アドレス回線ＣＡ　Ｄ　Ｒ（２７：　６．４．２：０）
、１本のアドレス・プロセッサ回線ＣＡＤＲＰＡＲ１３
本のＣＥ操作回線ＣＥＯＰ　（２：　Ｏ）および２木の
データ長回線ＣＤＬＮ　（１：　０）である。各ＣＥお
よびキャッシュ・カドラントもまた、データおよびアド
レスをスイッチに対し接続された９６木の両方向性の回
線から読出すことを可能にする作動可能回線、例えばＡ
ＥおよびＷＥを背面スイッチに提供する。キャッシュの
カドラントは、方向信号ＷＤ、ＸＤ、ＹＤ、ＺＤを背面
スイッチに提供し、これがスイッチを介して送られるデ
ータおよび２組の３ビツトＣＥ選択信号ＷＳ　（２：Ｏ
）、ｘｓ　（２：Ｏ）、ＹＳ　（２：ｏ）、ＺＳ　（２
：０）の方向を規定し、これら信号がこれに関して転送
が行われつつあるＣＥを指定する。図面においては唯１
組の選択信号が示されるが、個々の３ビツト選択信号が
アドレスおよびデータ毎に与えられる。

背面スイッチは２４の同じ４回線スイッチ１９０からな
り、これが−緒にＣＥとキャッシュのカドラントとの間
の９６木の回線を切換える能力を提供する。スイッチ１
９０が物理的に背面１９２（第１８図）に所在し、これ
に対してＣＥボードおよびキャッシュのボードが差込ま
れる。それぞれ４回線のスイッチが１つのＣＭＯＳゲー
ト・アレイ（富士通２６００）を用いて実現される。

４回線の１つのスイッチ１９０のブロック線図が第１７
図に示される。背面１４を通る９６本の回線の内４本は
、各カドラントおよびＣＥ（例えば、カドラントＷに対
するＷ３、Ｗ２、Ｗ１％ＷＯおよびＣＥＯに対するＡ３
　、　Ａ２　、　ＡＩ　、ＡＯ）に対してそれぞれ４回
線スイッチＩＱＱに対して接続され、またＣＥ選択回線
（例えば、ＷＳ２、ＷＳＩ　、ＷＳＯ）もまたこの４回
線スイッチに対して接続される。

各４回線スイッチは３つの機能部分、即ちキャッシュ・
ポート部２０２、選択部２０４およびＣＥボート部２０
６を有する。

キャッシュおよびＣＥボート部は、各キャッシュ・カド
ラントおよびＣＥからの４本の両方向性の回線を８木の
一方向性回線に分割し、４本はＣＥに向い（ｒＩＮＪ回
線）、４本はＣＥからのもの（ｒＯＵＴＪ回線）である
。例えば、ＣＥＯからの４木の両方向性回線Ａ（３：Ｏ
）はＣＥに行く４本の回線ＡＩＮ（３：０）とＣＥから
の４の機能のため用いられるロジック２０８．２０９は
各キャッシュのカドラントおよびＣＥからの４本の回線
の１つとして第１６図に示される。スイッチに入る各回
線（例えば、ＷＯ）（キャッシュ・カドラントからの１
６本とＣＥからの３２本）は、バッファ・ゲート２１０
およびインバータ２１２を通り、スイッチから出た各回
線は、対応する作動可能回線がローまたはハイの状態（
ＣＥポート）にある時作動可能状態となる３状態ゲート
２１４を通る。

例えば、キャッシュ側では、両方向性回線ＷＯはゲート
２１０　、２１２を通ってＷＩＮＯとして現われ、反対
方向においては作動可能回線ＷＥがローの時ＷＯＵＴＯ
か３状態ゲート２１４を通る。

ＣＥの側においては、両方向性回線ＡＯかゲート２１０
．２１２を通ってＡＯＵＴＱとして現われ、作動可能回
線ＡＥがハイの時Ａ　Ｉ　ＮＯが３位置ゲート２１４を
通る。ゲート２１０　、２１２　、２１４が背面スイッ
チに対し接続されたキャッシュ・ポートおよびＣＥポー
トの各々に対して設けられている。

前記スイッチの選択部２０４は、転；美がＣＥｌｊ対す
るものである時は選択されたキャッシュの出力回線（例
えば、ＷＩＮＯ）を選択されたＣＥ入力回線（例えば、
ＡｌＮ０）と接続し、また転送がＣＥからのものである
時は選択されたＣＥの出力回線（例えば、ＡＯＵＴＯ）
を選択されたキャッシュの入力回線（例えば、ＷＯＵＴ
Ｏ）に対して接続するよう作用する。この選択は、指令
回線（例えば、ＷＤ）および３ビツトのＣＥ選択回線（
例えば、ＷＳ（Ｗ：Ｏ））を用いて、キャッシュによっ
て制御される。

キャッシュ・ポートからＣＥボートへ転送されるデータ
は、ＣＥボートにおいてＮＡＮＤゲート２２０（第１６
図）を駆動する４つのＯＲゲート２１８からなる４ビツ
ト幅のセレクタ２１Ｂにより選択される。このＯＲゲー
トは、ＣＥ選択信号ＷＳ、ｘｓ、ｙｓ、ｚｓをデコーダ
２２２ニオイテ復号することにより生成される４つの選
択信号ＷＳＥＬＡ、Ｘ５ＥＬＡ、ＹＳＥＬＡ。

ＺＳＥＬＡの制御下で、４つのキャッシュ出力信号ＷＩ
ＮＯ，ＸｌＮ０１ＹＩＮＯ１ＺＩＮＯの１つを選択する
。選択信号がローの時、そお対応するキャッシュの出力
信号が選択される（例えば、ローにセットされたＷＳＥ
ＬＡかＷＩＮＯをＡｌＮ０に対して接続させる）。セレ
クタの適正な操作は、２つのキャッシュ・ポートが同時
に同じＣＥポートをアクセスしないことを要求し、これ
はＣＥ／キャッシュのプロトコルによって保証される（
下記参照）。明瞭にするため、セレクタ２１６およびデ
コーダ２２２を１つしか第１６図に示さない。各ＣＥに
対し接続された４本の回線の各々に１つずつ合計３２個
が各４回線スイッチに設けられる。

ＣＥボートからキャッシュ・ポートに対して送られるデ
ータは、キャッシュ・ポートにおいて、３ビツトのＣＥ
選択信号（例えば、ＺＳ）を８つの選択信号（例えば、
ＡＳＥＬＺからＨ３ＥＬＺまで）に変換するデコーダ２
２４からなる８対１マルチプレクサ２３０と、前記の８
つの選択信号を用いて８つのＣＥ出力信号（ＡＯＵＴＯ
からＨＯＵＴＯまで）の１つをあるキャッシュ・ポート
（例えば、ＺＯＵＴＯ）に対して接続するゲート２２６
　、２２８によって選択される。ＣＥ／キャッシュのプ
ロトコル（下記参照）は、如何なる時も唯１つのキャッ
シュ・カドラント（Ｗ、Ｘ、ＹまたはＺ）しか同じＣＥ
をアクセスしないことを保証する。唯一のマルチプレク
サ２３０が第４図に示される。各キャッシュ・カドラン
トに対して接続された４本の回線の各々毎に１つずつ合
計１６個が各４回線スイッチに設けられる。

（Ｂ、作用） ＣＥは、そのＣ５ＴＲＴＬを表明し、かつキャッシュの
４つのインターリーブされたカドラントのどれが操作に
関与させられるかを指定する２つのアドレス・ビットＣ
ＡＤＲ５およびＣＡＤＲ４ｘ３を指定することによりキ
ャッシュの動作を開始する。ＣＡＤＲ５は、ＣＥにより
開始される動作に含まれる記憶アドレスにおける５番目
の最下位ビットである。ＣＡＤＲ４ｘ３は、記憶アドレ
スの３番目および４番目のピッビットはキャッシュのカ
ドラントをアドレス指定する際組合される理由は、キャ
ッシュのカドラントがインターリーブされる方法と関係
を有する（キャッシュの論議参照）。もし２つのキャッ
シュ・カドラントしか使用されない（例えば、もし４つ
のＧＥＬか使用されない）ならば、アドレス・ビットＣ
ＡＤＲ４ｘ３のみを用いて特定のカドラントをアドレス
指定し、ＣＡＤＲ５は背面スイッチを介して送られるア
ドレスの残りと共に使用されるアドレス指定されたキャ
ッシュのカドラントにより保管される。

８つものＣＥが、４つのキャッシュのカドラントのどれ
かに対するアクセスを同時に試みることができる。アク
セスの競合はキャッシュのカドラントによって解かれる
。Ｃ５ＴＲＴＬが表明されるものと同じ８５ナノ秒のサ
イクル（最初のサイクル）において、アドレス指定され
るキャッシュのカドラントが、競合するＣＥのどれが優
先順位を有するかを解き（背面におけるＣＥの物理的場
所ｒｙ　　ｔｔ　ＩＩＸ−ｒ／Ｍｌ　　テ　Ｌイ　ｔ”
：Ｆｎｔ寸）市／ｌ’１４ｆｆｆｉ　　ＣＩＳ’　　）
　　ｎ　　＃、高い優先順位を有する）、また２番目の
８５ナノ秒周期において、前記カドラントに対するアク
セスを要求中のものの最も高い優先順位のＣＥを除く全
てに対してＣＢＵＳＹＬを表明する。このＣＢＵＳＹＬ
を受取るＣＥは、以降のサイクルにおいてＣ３ＴＲＴＬ
のそれらの表明を維持する（これらが前記カドラントに
対するアクセスを要求し続けさせれば）。キャッシュの
カドラントは、問題のＣＥからアドレスを受入れること
ができるまで、あるいはこのＣＥがＣ３ＴＲＴＬを取出
すまで、以降のサイクルにおいてＣＢＵＳＹＬの表明を
維持する。ＣＢＵＳＹＬが取出されると、同じサイクル
においてアドレスの転送が生じる。ＣＥは、１つのアド
レスの転送に続くサイクルにおいてそのＣ３ＴＲＴＬを
取出し、あるいはキャッシュのカドラントが新たなキャ
ッシュのアクセス要求としてその存在を解釈することに
なる。キャッシュのアクセスは、２番目サイクル、即ち
アドレスの転送が行われるサイクルにおいてそれがＣ３
ＴＲＴＬ表明を取出すことによりＣＥによって打切られ
る。

また２番目のサイクルにおいては、キャッシュのカドラ
ントは背面スイッチに対してアドレスＣＡ　Ｄ　Ｒ（２
７：６、４．２：０）　、命令コードＣＥＯＰおよびデ
ータ長コードＣＥＤＬＮを選択されたＣＥから転送する
ことを指令する。キャッシュのカドラントは、これをそ
のＣＥ選択回線（例えば、ＷＳ）における選択されたＣ
Ｅに対するコードを表明することにより行なう。背面ス
イッチを介するアドレス回線が一方向性であるため、航
記スイッチの８つのアドレス・ゲートに対する指令回線
（例えば、ＷＤ）および作動可能状態回線（例えば、Ｗ
Ｅ）は適当な状態においてハードワイアドされている。

キャッシュのカドラントは、スイッチを介して送られる
アドレスＣＥＡＤＲ（２７：　ｏ、　４．２：０）の２
６ビツトをキャッシュのカドラントのアドレス指定の際
使用される２つのビットＣＡＤＲ５およびＣＡＤＲ４ｘ
３と組合せて、全記憶アドレスを生じる。

３番目のサイクルにおし１て、もしＣＥＯＰコードがＣ
Ｅが読出し操作を要求しつつあることを示すならば、キ
ャッシュのカドラントがそのタッグ・ストアを調べて、
読出されるべきデータが存在するならば見出される場所
においてデータ・ストアからのデータの読出しを同時に
行ないながら、アドレス指定されたカッドワード（デー
タ転送は６４ビツトのカッドワードにおいて行なう）が
そのデータ・ストアに存在するかどうかを判定する。同
じサイクルにおいて、キャッシュのカドラントは背面ス
イッチをセットアツプして（スイッチのＣＤ７回線に対
するＣＥ選択回線を表明し、かつ指令回線例えばＷＤの
状態を変更することにより）選択されたＣＥに対してデ
ータを送戻すよう用意する。

４番目のサイクルにおいては、もしタッグ・ストアの索
引が成功し、かっこわを妨げる他の条件（例えば、資源
の競合）が存在しなければ、データは前記背面スイッチ
を経て選択されたＣＥに対し転送される。もし索引が不
成功ならば（即ち、カドラントは選択されたＣＥに対す
るＣＷＡ　Ｉ　ＴＬ回線を表明し、背面スイッチからの
データの読出し前にＣＷＡＩＴＬの表明の取出しまでＣ
Ｅに待機することを指令する。ＣＷＡＩＴＬは、キャッ
シュのカドラントが要求されるデータの転送の用意がな
されるまで表明状態を維持する。この転送は、ＣＷＡＩ
ＴＬが表明されない最初のサイクル間に生じる。

もしＣＥＯＰコードが書込み操作を指定するならば、３
番目のサイクルにおいてタッグ・ストア索引操作が生じ
（しかし、データ・ストア読出しは行なわれない）、背
面スイッチはＣＥからＣＤ７回線上のキャッ゛シュに対
してデータを転送するよう構成されている。もし首記索
引が成功するならば、４番目のサイクルにおいてデータ
の転送が生じ、５番目のサイクルにおいてデータ・スト
アに対する書込みが生じる。もし索引が不成功ならば、
ＣＷＡ　ｒ　Ｔ　Ｌか表明され、ＣＷＡＩＴＬの表明が
取除かれるまでＣＤ７回線上にデータを１０番ヒナツマ
しも番ね八ナフ ＣＥに関するデータの出入りは、２番目のＣ５ＴＲＴＬ
および同じＣＥからのアドレス転送と重合せることがで
きる。このような重合されたアクセスは、同じもしくは
別のカドラントにより而の操作のためのデータ転送が完
了される前に、キャッシュの始動が１つのキャッシュの
カドラントにより受入れられる（ＣＢＵＳＹＬは戻され
ない）可能性を生じる。このような場合には、関与する
１つまたは２つのカドラントは、データが予期される順
序で転送されること、およびＣＷＡＩＴＬ信号が不明瞭
でなく表明されることを保証するため一緒に作動しなけ
ればならない。

これは、前記カドラントに対するデータ転送が完了する
如き時まで、キャッシュの始動を受入れるため最初のカ
ドラントのみによりＣＷＡＩＴＬが表明されることを保
証することにより行なわれる。以降の操作のためのデー
タ転送は、更に以前のデータ転送の後（通常の場合にお
けるようにアドレス転送後２サイクルではなく）まで遅
れさせられる。もしこの以降の転送を制御するカドラン
トが転送を更に遅らせることを欲するならば、ＣＷＡ　
Ｉ　Ｔ　Ｌを表明することにより行なうことができる。

この場合、ＣＷＡＩＴＬの１回の表明の終りから次の表
明の初めまで正確に２サイクルの遅れが存在することに
なる。一旦ＣＷＡＩＴＬが以降の転送を行なうキャッシ
ュのカドラントの制御下に置かれると、データ転送のタ
イミングは通常の場合におけると同じものとなる。

キャッシュのカドラントは、全てのＣＥに対するＣＷＡ
　Ｉ　Ｔ　Ｌ回線が全てのキャッシュのカドラントによ
り読出すことができる時どのＣＥに対してＣＷＡＩＴＬ
回線が表明されたかを検出することができる。

ＣＤ７回線に転送されたデータの６４ビット全体に基く
データ・パリティ・ビットＣＤＴＰＡＲは、データ転送
に続くサイクルにおいて送出される。アドレス・パリテ
ィ・ビットＣＡＤＲＰＡＲは２番目のサイクルにおいて
アドレスと共に転送される。

ＣＥＯＰコードにより指定される３つの基本操作がある
。即ち、ＲＥＡＤ、ＷＲＩＴＥ、およびＴＥＳＴおよび
ＳＥＴ　（ＴＡＳ）である。最初の２つは判り易いもの
であり、既に論述した。

ＴＡＳ操作は、アトム（最小識別単位）のテストおよび
メモリーにおける１つのビットのセットを行なう。この
操作は、アドレス指定されたバイトを１にセットされた
ビット７と共にメモリーに対する書込みをも行ないなが
ら、キャッシュからのアドレス指定されたバイトの読出
しおよびそのＣＥに対する返送によって行なわれる（８
バイトのカッドワードの転送の一部として）。システム
のどこにおける他の処理装置が操作の読出しと書戻しの
部分間でデータのアクセスができないことが保証される
。

処理装置間の割込みメツセージを背面スイッチ、キャッ
シュおよびメモリー・バスを介して他の処理装置に対し
て送るためにＣＥＯＰコードもまた使用される。ＣＥに
対しこのような割込みの発生および性格について信号す
るためキャッシュ示せず）を提供することもできる。

ＣＥＯＰコードにより指定される読出し、書込みおよび
ＴＡＳ操作に加えて、（カッドワード境界に跨がるミス
と整合した書込みの２番目の半部を行なうため）書込み
の継続操作を指定することもできる。

データ長ビットＣＤＬＮ　（１：　０）は、アドレスと
共に書込み操作により修正されるべきアドレスに続くバ
イト数についてキャッシュのカドラントに指令するため
アドレスと共に転送される。

（中央処理キャッシュ） （Ａ、　要約） このシステムは、８つまでのＣＥをサービスする大域的
な中央処理キャッシュを要求する。このキャッシュは４
つのインターリーブされたカドラント（ｗ、Ｘ、Ｙ、Ｚ
で示される）に分割され、その内の２つは２つのＣＰキ
ャッシュ・ボード１２の各々に存在する。各キャッシュ
のカドラントは、通常、それぞれ８５ナノ秒のサイクル
において客仝ｔｒ　Ｉ　ｆｒ　、１．ト°ワード：　／
　Ｒ４）”　ｎｉ　ｋ　）の錦！［−１７主ｔ−は占込
みアクセスを完了し、その結果毎秒３７６メカバイト付
近のピーク総処理量をもたらすことになる。

キャッシュのブロック・サイズ（キャッシュとメモリー
間に移動されるデータの最小量）は３２バイトである。

各ブロックのデータは、どの３２バイト・ブロックに対
してもカッドワード０および３（カッドワードは８バイ
ト・ワードである）がカドラントＷおよびカドラントＸ
におけるカドワードｌおよび２に含まれるように同じキ
ャッシュ・ボードにおける２つのカドラントＷ、ｘ間に
インターリーブされている。連続する３２バイトのブロ
ックは、カッドワード４および７がカドラントＹおよび
カドラントＺにおけるカッドワード５および６に配置さ
れるように、キャッシュ・ボード間にインターリーブさ
れる。このインターリーブはＣＡＤＲ５の使用により行
なわれ、ボード内のカドラントを選択するためキャッシ
ュ・ボードおよびＣＡＤＲ４Ｘ３を選択する。

キャッシュのカドラントは書戻しキャッシュ・プロトコ
ルを使用し、読出しおよび書込みの同操作かキャッシュ
により取扱われることを意味する。キャッシュにおいて
修正されたデータは、データがシステム内のどこか他の
場所において要求されるまで、あるいはこれが保有され
るキャッシュ・ブロックが他のデータに対して必要とな
るまで、主記憶装置に書戻されることはなく、またそわ
がキャッシュに滞在する間修正されなかったブロックは
置換された時メモリー内にδ戻されることがない。

各キャッシュのカドラントは３２にバイトのデータ記憶
場所を保有し、４つのカドラント・キャッシュ全体で１
２８にバイトとなる。これらカドラントのデータ・スト
アは直接マツプされ、これは主記憶装置におけるどの場
所においてもこの主記憶装置の場所からのデータのコピ
ーを保持することができるキャッシュにおける１つの場
所があることになる。

（Ｂ、データ経路） 各キャッシュのカドラントにおけるデータ経路は第１９
図（カドラントＷおよびカドラントＸの一部を示す）に
示されている。６４ビツト・データ・ハスＣＤ　Ｉ　Ｏ
（６３：　０　）　＆ｉ、データ・ストア３００の１１
０回線をＥＣＣゲート・アレイ３０２（２つのゲート・
アレイとして構成される）、ＣＥインターフェース・デ
ータ入力レジスタＣＤＩＮ。

ＣＥインターフェース・データ出力レジスタＣＤ０ＵＴ
および主記憶装置のバス入力レジスタＤＭＢ　Ｉ　Ｎに
対して接続する。データ・ストア３００は、！６の４に
Ｘ４Ｍ０ＳスタチツクＲＡＭプラス、パリティのための
８つの４にＸＩＭＯ３ＲＡＭを用いて実現される。ＣＤ
ｌ０バスを分割する各部の出力可能信号は、１つのバス
・ソースから他のバス・ソースに対する転送の門生じる
バスの競合の可能性を最小限度に抑えるため、遅延回線
により生じるタイミング信号と共にゲートされる。第１
９図におけるサフィックスＷはカドラントＷに帰属する
各部を示し、同じ部分がカドラントＸに存在する。

り・バスの１つからデータを受取り、同時にこれをデー
タ・ストア、ＥＣＣアレイ、およびＣＤ０ＵＴレジスタ
に対して供給する。

ＣＤＩＮレジスタは、ＣＥから背面スイッチを介してＣ
ＤＴバス上でデータを受取り、これを同時にデータ・ス
トアおよびＥＣＣ（パリティ検査および生成のための）
に対して供給する。データ・ストアがデータを受入れる
ことができるまで、ＣＷＡＩＴＬ信号を用いてＣＥから
のデータの受入れを遅延させる。

ＣＤ０ＵＴレジスタは、データ・ストア、ＥＣＣアレイ
およびＤＭＢ　Ｉ　Ｎレジスタからデータを受取り、こ
れを背面スイッチを介してＣＥへ供給する。このレジス
タに対するクロックは、ＥＣＣ検査ビットの検査中、も
しくはＣＤＴバス上の書込みデータから読出しデータへ
の変換中データを別のサイクルにおいて保持するために
（ＨＬＤＣＤＯＵＴ信号によって）停止することができ
る。

ギー々、　フｌ−，ｖ’Ｈｏｌ　／７ＭハＩ＋、−ｙ岨
ス＆　ｌ呼＆；）すＺＵ出しまたは書込みは、データ部
分に対する対応する読出しまたは書込みの後１サイクル
だけ生じる。これは、最長タイミング経路からパリティ
・ビットの生成において費やされる時間を取除くため行
なわれる。

各カドラントにおけるＥＣＣゲート・アレイは、主記憶
装置のインターフェースに対するエラー訂正検査および
生成機能、およびデータ・ストアおよびＣＥインターフ
ェースに対する生成を行なう。ＥＣＣアレイはまた、キ
ャッシュから再び主記憶装置に対して書戻されるデータ
のためのデータ経路を提供し、ＴＥＳＴ／ＳＥＴ操作の
実行を助ける。

キャッシュから主記憶装置に対して書戻されるデータの
各ブロックは、データ・ストアからＥＣＣアレイに対し
て一時に１カツドワード（６４ビツト）ずつ読出される
。データを受取った後のサイクルにおいては、ＥＣＣア
レイがデータのバイト・パリティを調べ、主記憶装置に
対するデータと共に書込まれるべき検査ビットを生成す
る。

次いで、データおよび検査ビットの組合された７２ビツ
トが書戻しファイルに格納される。この書戻しファイル
は、主記憶装置に対する転送のため２カツドワードを保
持する。与えられたキャッシュ・ブロックの他の２つの
ワードは、ボードにおける他のキャッシュのカドラント
に対するＥＣＣアレイにより取扱われる。書戻しファイ
ルからのデータが後で主記憶装置のデータ・バスに対し
て駆動される時、２つのカドラントに対するＥＣＣアレ
イがその各々のデータ・バスに対してデータを駆動する
際交番する。

２つの７２ビツトの主記憶装置のバス、即ちＤＭＢＴＡ
およびＤＭＢＴＢがある。同じキャッシュ・ボードにお
けるキャッシュのカドラントは異なるバスに対して割当
てられている。

ＤＭＢＴＡはＷおよびＹのカドラントに割当てられ、Ｄ
ＭＢＴＢはＸおよびＺカドラントに対して割当てられて
いる。このため、ＤＭＢＴＡバスは常にあるデータ・バ
スのカッドワード０および３を転送し、ＤＭＢＴＢバス
はカッドワードｌおよび２を転送する。この２つの並列
バスを使用することは、２つのデータ・ブロック転送を
同時に進行させることにより記憶バスの帯域幅を増加さ
せる。キャッシュ・カドラント間でアクセスされたデー
タ・ブロックを分割することで、有利なデータの１１前
取出しを行なう。各記憶バスはＥＣＣアレイによって８
５ナノ秒サイクル置きより大きな頻度で駆動されること
はなく、ＥＣＣアレイはデータが記憶バス上に置かれる
サイクルより前のサイクルにおいてデータを駆動し始め
る。

メモリーに対するδ戻しのためのデータ経路として作用
することに加えて、ＥＣＣアレイもまた、ＣＤｌ０に置
かれた他のデータを読込み、このデータに対してパリテ
ィまたはＥＣＣ操作を行なう。例えば、データ・ストア
からＣＤ０ＵＴレジスタに対してデータが読込まれる時
、ＥＣＣアレイは正しいデータ・ストア・パリティを１
割へ、ＣＥに送るため適当なバス・パリティを生成する
。同様に、データがＣＥからキャッシュに対しリティに
ついて調べ、適当なデータ・ストア・パリティを生成す
る。

データがＤＭＢ　Ｉ　Ｎレジスタからデータ・ストアへ
転送される時、ＥＣＣアレイは正しいデータ・ストア・
パリティを生成し、ＥＣＣエラーについて調べる。もし
ＥＣＣエラーが見出されれば、ＥＣＣアレイは、ＣＤｌ
０バス上の誤りのあるデータの初期の転送に続いて、３
番目のサイクルにおいて訂正されたデータをデータ・ス
トア（および、適当ならばＣＥデータ出力レジスタ）に
対して供給する。

ＥＣＣゲート・アレイはまた、ＴＥＳＴ／５ＥＴ（ＴＡ
Ｓ）操作の実行における１つの役割を演じる。ＴＡＳ操
作がＣＥがら転送されたＣＥＯＰコードによって指定さ
れる時、ＥＣＣアレイはデータ・ストアにより指定され
たデータを読込んでそのパリティを通常の如く調べる。

２サイクル後、ＥＣＣアレイはこの同じデータをバスに
戻すが、１にセットされた各ハイドの最上位ビ、すにν
ｎ　Ｌ−臣−Ａ−国に冬ｎ→トノｈ市１．−廿１．％イ
Ｉ→適当なデータ・ストア・パリティが更新てきるよう
に、ＥＣＣアレイは新たなデータに対するパリティ・ビ
ットを供給する。

（Ｃ，アドレス経路） 各キャッシュのカドラントに対するアドレス経路を第１
９図に示す。キャッシュのカドラントは、ＣＥから２８
ビツトの物理的なバイト・アドレスを受取る。このアド
レスの各部分の主要部は表ＩＯに示される。即ち、 アドレスの３つの最下位ビット（ビット０乃至２）は、
指定されたカッドワード内の所要のバイトを示す。これ
らのビットは、アドレスの一部としてではなく制御情報
としてキャッシュにより取扱われ、これらビットはＣＥ
により指定されるデータ長コードＣＤ　ＬＮと共に用い
られて、どのバイトを書込みまたはＴＡＳ操作により修
正すべきかを決定する。

アドレスの次の２つのビット（ビット３および４）は、
キャッシュ・ブロック内の所要のカッドワードを指定す
る。カッドワードＯおよび３が１つのカドラントに置か
れ、かつカッドワード１および２か他のカドラントに置
かれるため、ビット３および４の排他的ＯＲであるＣＥ
が供給するＣＡＤＲ４Ｘ３信号を用いて、ＣＰキャッシ
ュ・ボードにおけるどのキャッシュのカドラントが所要
のデータを保有するかを決定する。このＣＥはまた、選
択されたキャッシュのカドラントがその２つのワードの
どちらが要求されるかを判定することができるように、
通常のアドレス・ビット４を供給する。

アドレスのビット５（要求するＣＥによりＣＡＤＲ５と
して供給される）は、４路のインターリーブされたシス
テムにおける２つのＣＰキャッシュ・ボードのどちらが
所要のデータ・ブロックを保有するかを表示する。

アドレスの次の１１ビツト（ビット６乃至１６）はキャ
ッシュの索引を形成する。これらビットを用いて、タッ
グ・ストアを（アドレス・ビット４と共に）アドレス指
定して、選択されたキャッシュのカドラントのデータ・
ストアをアドレス指定する。実際には、キャッシュのカ
ドラントを選択するビットと共に、初期化ビットを用い
て、アドレス指定される主記憶装置の場所からのデータ
により占められ得るＣＰキャッシュ内の１つの場所を指
定する。

アドレスの残りのビット（ビット１７乃至２７）はキャ
ッシュ・タッグを形成する。これらのビットは、アドレ
ス指定されるキャッシュ・ブロックに保有され得る主記
憶装置からのできるだけ多くのブロックのどれが実際に
ＣＥにより要求されるかを示す。キャッシュかアクセス
されると、こ九らのビットはアドレス指定されるバッフ
ァに対するタッグ・ストア・エントリの内容と比較され
て、るかどうかを判定する。

１つのＣＰキャッシュ・ボードがそれ自体により２路の
インターリーブされたキャッシュとして用いられる時、
アドレスは表１１に従って解釈される。即ち、 ［ ビットＯ乃至４の機能は変化しない。しかし、ビット５
はもはやボード選択ビットとしては必要でなく、索引に
桁送りされる。索引におけるビット５に対する空間を作
るため、ビット１６がタッグに桁送りされ、これが１ビ
ツトだけ幅が広くなる。

各キャッシュのカドラントは、各サイクル（８５ナノ秒
）毎にクロックされる３つのアドレス人力スイッチから
ＣＡＤ　Ｒ（２７：　１６＞を受取る１つの１２ビツト
のレジスタであり、こわら１２ヒツトをアドレス・フロ
ー・ゲート・アレイ３１２（２つのゲート・アレイとし
て構成されるｒＡＦアレイ」）およびタッグ・コンパレ
ータ３１４に対して供給１６゜ＤＳＩＤＸ３１６および
ＴＳ　Ｉ　ＤＸＬ／ジスタ３１８を用いて、一方をデー
タ・ストアに対し、また他方をタッグ・ストアに対して
アドレスの索引部分の２つのコピーを保持する。

ＴＳ　Ｉ　ＤＸレジスタ３１８は、背面スイッチを介し
てＣＥから、あるいはＡＦアレイからアドレスのビット
５乃至１６を受入れ、これらビットをＡＦアレイおよび
タッグ・ストア３２０に対して送る。

ＤＳＩＤＸレジスタ３１６は、同し２つのソースからア
ドレス・ビット４と共に、同じアドレス・ビットを受取
り、こわらを用いてデータ・ストアをアドレス指定する
。ＣＥから受取ったアドレスのビット４および６乃至１
６は背面スイッチから供給されるが、ビット５はこれが
前のサイクルにおいてＣＡＤＲ５としてその転送がら保
管されたフリップフロップによって供給される。ＤＳＩ
ＤＸレジスタ３１６はまた、背面スーｒツチからアドレ
スＣＡＤＲ（４）のビット４を受取る。

２つの索引レジスタ３１６　、　：Ｉｊ８は同じ２つの
ソースから実質的に同じデータを受取るが、その人力選
択回線は、ＤＳＩＤＸレジスタＧＡアドレス・フロー・
ゲート・アレイからの異なるアドレスを受入れつつある
と同時に、ＴＳ　Ｉ　ＤＸレジスタがＣＥからのアドレ
スを受入れつつあることかあり得るように独立的に制御
される。

単一・ボード形態もしくは複式ボード形態のいずれかで
適正に動作することができるように、２つの索引レジス
タは常にアドレスのビット５とビット１６の双方を受取
るが、タッグ・レジスタは常にビット１６を含む完全な
１２ビツト・タッグを受取る。２つのボードのキャッシ
ュに対するタッグの比較において別のビットを含めるこ
とは、索引とタッグの双方に含まれるビットが常に成功
裡に比較するため、その動作に影響を及ぼすことはない
。２つの索引レジスタの場合は、形態に従ってアドレス
のビット５またはビット１６のいずれかを選択すること
が必要である。

タッグ・ストア３２０は、２０４８個の１５ビツトのタ
ッグ・エントリを行なう４つの高速の１に×４スタチッ
クＭＯ３ＲＡＭの２バンクからなっている。各タッグ・
ストアのエントリの１２ヒツトはタッグ自体を含んでい
る。ＶＡＬＩＤ制御フラッグに対して別ののビットが用
いられ、最後の２ビツトがタッグ・パリティ・ビットと
して用いられる。このＶ、ＡＬＩＤ制御フラッグを用い
て、あるタッグ・ストアのエントリと関連するデータ・
ストアの場所が妥当なデータを保有するかどうかを表示
する。このフラッグは、キャッシュ・ミスの分解の完了
時にセットされ、キャッシュ・ブロックが中間の状態に
ある時（即ち、新たなブロックの両方ではなく一方のワ
ードか書込まれる時）常にリセットされる。

別の対の高速４に×１スタチックＲＡＭを用いて、タッ
グのエントリのＭＯＤ　Ｉ　Ｆ　Ｉ　ＥＤｉ（Ｊ御）制
御されるＲＡＭの使用により、修正されたビットがタッ
グ・エントリの残りが読出されつつある時と同時にセッ
トまたはクリアすることを可能にする。２つのコピーは
、このビットに対する別のパリティ検査を行なうため保
持される。

ＭＯＤＩＦＩＥＤ制御フラッグを用いて、対応するデー
タ・ストアの場所に保持されたデータが修正されたかど
うかを追跡する。このフラッグは、キャッシュに保有さ
れかその時は修正されていなイデータが最初に書込まれ
る時にセットされる。

このＭＯＤ　Ｉ　Ｆ　Ｉ　ＥＤフラッグは、その時キャ
ッシュにあり修正されたデータがＥＣＣアレイにおける
書戻しファイルに対して読込まれつつある時にはリセッ
トされる。このＭＯＤＩＦＩＥＤフラッグはまた、ＶＡ
ＬＩＤフラッグがリセットされる時は常にリセットされ
る。

各キャッシュのカドラントは、要求されるデータが既に
キャッシュに存在するかどうかを判定するために、ＣＥ
によりこれに対して提供される各マＬｒ　Ｉｊ　−ｔ　
？、、ｆｌＥｌｆｆｌ’　７−　　ｗ　ｘ１４木＋ａ　
　”ｒ　ｃ　Ｙ　ｆｉ　ｖ＋、　＋−。

スタ３１８に対する入力としてＣＡＤＲの索引部分を選
択し、識別用コンパレータ３１４の他の側に対しＣＡＤ
Ｒ（タッグ・レジスタに保有される）のタッグ部分を加
えながら、タッグ・ストア３２０から読出されたデータ
を前記コンパレータの片側に対して加えることにより行
なわれる。この比較の結果は、「キャッシュ的中」　（
または「キャッシュ・ミス」）の表示を生じるためタッ
グ・ストアから読出されたＶＡＬＩＤフラッグと共にゲ
ートされる。

タッグの比較のため提供されるアドレスか書込みまたは
ＴＡＳ操作に対するものである時、タッグ比較はＭＯＤ
　［Ｆ　Ｉ　ＥＤフラッグが既にセットされたことを検
証する検査を含む。もしＭＯＤ　Ｉ　Ｆ　Ｉ　ＥＤフラ
ッグが未だセットされなけわば、キャッシュのカドラン
トはデータが修正された事実を追跡するためこれをセッ
トしなければならず、その結果カドラントはこのデータ
を含むブロックを記憶するため書戻すことを知ることに
なる。

ＭＯＤＩＦＩＥＤフラッグはまた、タッグ検査がキャッ
シュ・ミスを表示する時も検査される。

もしミスが検出される時ＭＯＤ　Ｉ　Ｆ　Ｉ　ＥＤフラ
ッグおよびＶＡＬＩＤフラックが共にセットされるなら
ば、キャッシュはデータ・ストアに保持されるデータが
新たなデータである時このデータをメモリーに対して書
戻させることになる。

キャッシュのカドラントに対するアドレス経路の主要部
分がＡＦアレイ３１２に保持される。ＡＦアレイにおけ
る経路は、２つの半部に分割することができる。一方の
半部はＴＡＧレジスタおよびタッグ・ストアの索引レジ
スタＴＳＩＤＸからアドレスを受取り、保留状態にある
操作に対するこれらアドレスの内３つを保持することが
できる。

アレイのこの半部からのアドレスは主記憶装置のアドレ
ス・バスに対して駆動してキャッシュ・ミスの解に対す
る読出しを開始することができ、またある理由から遅延
させられたアクセスの完了のためデータ・ストアのアド
レス指定に用いることができる。アレイのこの半部にお
ける経路はまた、タッグ・ストアの対応するアクセスか
らの書込み操作に用いられるデータ・ストアの索引を遅
延させるため使用される。ＡＦアレイの第２の半部は、
主記憶装置のアドレス・バスＤＭＢＡＤＲからアドレス
を読出し、進行中のメモリーと関連した活動状態のため
の他のアドレスを保持する。

主記憶装置の読出しを開始するためアドレスがアレイ自
体によりＤＭＢＡＤＲバス上に置かれ、このアドレスは
両方のカドラントに対するＡＦアレイによって読出され
、これらが操作の完了時において使用することができる
ように保管される。

同じボードの他のキャッシュ・カドラントに対するＡＦ
アレイによりバス上に置かれるアドレスは、カドラント
自体のＡＦアレイに対して同様に取入れられ、他のカド
ラントにより開始される動作に適当なものとしてデータ
およびタッグ・ストアを更新するため用いられる。この
ＡＦアレイはまた、新たなタック・エントリのためのパ
リティ・ビットを生成することを受持ち、またタッグ・
エントリｈ＜々１１．ゲ・ストアから読出水、１′Ｌる
ｆ■Ｎ常にパリティの検査を受持つ。

書戻しがミスの解の一部として要求される時、主記憶装
置のバスからＡＦアレイに対して取入れられたミス・ア
ドレスを用いて古いデータを適当なデータ・ストアのブ
ロックから書戻しファイルに対して読込む。この時、ミ
スの解を開始するカドラントに対するＡＦアレイはまた
タッグ・ストアから元のタッグを読込む。この元のタッ
グはミスのアドレスの索引部分と連結されて、書戻し操
作の開始のため必要な主記憶装置のアドレスを形成する
。

そのいくつかのアドレス・レジスタおよびラッチに加え
て、ＡＦアレイはまた、留保されるかあるいは進行中の
２つの操作が同じデータ・ブロック（即ち、タッグと索
引の両方が同じ）か同じキャッシュ・ブロック（即ち、
索引が同じ）のいずれか一方を含む時を判定するため、
多くの識別用コンパレータを含んでいる。

乍−ボード形態および複式ボード形態の両者における作
業の必要の故に、ＡＦアレイは常にタッグにビット１６
を含み、かつ索引にはビット５および１６を含む。アレ
イに対する制御人力は、２つのモードのどちらで作動す
るか、またアドレスのどちらの半部をアレイが受持つか
を示す。アドレスのビットＩ６を含むアレイは、索引の
比較を正しく行なうことを可能にするため、操作モード
に従ってかかる比較における前記ビットの取込みを可能
もしくは不能とする。

１つの主記憶装置のアドレス入力レジスタＤ　Ｍ　Ｂ′
Ａ　Ｄ　ＲＩ　ＮおよびＸＣＶＲは、同じキャッシュ・
ボードにおける両方のカドラントにより共存される。出
力駆動回路の共有は、とのＣＰキャッシュ・ホ゛−ドも
５つ口語のサイクルよりも頻繁にバスに対して新たな主
記憶装置アドレスを駆動することがない事実によって容
易となる。バスに対してアドレスを載せようとするカド
ラントに対するＡＦアレイは、このバス自体が駆動され
る前のサイクルにおいてバスの駆動回路の人力を駆動す
るよう作動可能状態にされる。主記憶装置のアドレス・
バスに対するデータの作動可能状態への遅れは、このよ
うに専ら次のサイクルの開始時における出力駆動回路の
作動可能状態に依存し、ゲート・アレイ自体により生じ
る遅九の状態に依存しないことになる。

（Ｄ、％重アクセスの取扱い） キャッシュのカドラントは、キャッシュのミスまたは類
似の事象がＣＦ、アクセスがアクセスを即時完了するこ
とを止めた後でも、ＣＥアクセスの受入九を続行する能
力を有する。各カドラントは、３つの留保状態のＣＥア
クセスに対して同時に作動する能力を有する。

キャッシュのミスの他にもカドラントがアクセスを即時
に完了することをできなくする多くの理由があり、例え
ば、データ・ストアは比較的高い優先順位の活動状態に
対して使用中である故に一時的にアクセス不能状態とな
り得、ＣＥは完了しなかった以前のアクセスの結果とし
てアクセスされたデータを受入れることができない（Ｃ
Ｅはキャッシュのアクセスと重合できるが、整然とした
データ転送を受取らねばならない）。

各キャッシュのカドラントは１つのアドレス・レジスタ
および２つのアドレス・ラッチ、および対応する状態レ
ジスタ（以下を参照）を用いて保留状態のＣＥアクセス
を追跡する。このアドレス・レジスタおよびラッチはＡ
Ｆアレイに置かれる。これらは、ＣＥアドレス・レジス
タＣＥＲＥＧおよび２つのミス・ラッチＭＩＳＳＡ、Ｍ
ＩＳＳＢである。ＣＥＲＥＧレジスタは最も後のＣＥア
ドレスに対するアドレス、即ちＴＳ　Ｉ　ＤＸレジスタ
からの１２ビツトのタッグ・ストア（ＣＡＤＲ（１６：
　５））およびＴＡＧレジスタからの１２ビツトのタッ
グ（ＣＡＤＲ（２７：　１６）　）を受取る。

もしＣＥキャッシュのアクセスか速動ロジック（以下に
述べる、記憶場所はキャッシュに見出され、データはＣ
３ＴＲＴＬの表明に続く４番目のサイクルにおいて転送
される）により即時完了するならば、ＣＥＲＥＧの内容
は単に次のＣＥアドレスのアドレスにより置換される。

−・（ＣＷＡＩＴＬがＣＥに対して表明される）ならば
、ＣＥＲＥＧの内容はＭＩＳＳＡまたはＭｉｓＳＢラッ
チのどちらか自由な方により保持される。ＭＩＳＳＡお
よびＭＩＳＳＢの双方のラッチが一杯であり、かつＣＥ
ＲＥＧのその時の内容と対応するアクセスが即時完了し
得ない時、ＣＥＲＥＧに対するクロックは停止され、こ
れによりこれが保存するアドレスを一時的に格納し、キ
ャッシュのカドラントはこれ以上のＣＥのアクセスを排
除するように変更される（こわは全ての競合物に対して
ＣＢＵＳＹＬを表明する）。このように、各キャッシュ
のカドラントによって３つものアクセスを同時に作動さ
せることができる。

通常は、各キャッシュのカドラントは８５ナノ秒毎に新
たなアクセスを受入れる。両方のミス・レジスタが一杯
の状態になった後、速度は半分となり、カドラントが新
たなアクセスの受入れの前にその時のアクセス（アドレ
スがＣＥＲＥＧに格納される）が即座に完了するかどう
かを判定するた１〜）イド４＋？ｎ３ｒＬ！１を３５黒
イｌ（才ン−一ＣＥのアクセスは最初速動ロジック：１
２２　　（第２０図）により制御されるが、このロジッ
クはタッグ・ストア探索、データ・ストアの読出しおよ
び書込み、等（ならびにＣＥとのインターフェース）を
制御する。アクセスが即時取扱いできない時、その制御
は保留状態ロジック３２４へ送られる。如何なる時も、
各カドラントにおいて３つもの保留アクセスを保留状態
ロジックの制御下に置くことができる。保留状態ロジッ
クは、各カドラントにおいてアドレス・レジスタＣＥＲ
ＥＧおよびアドレス・ラッチＭＩＳＳＡ、Ｍ［ＳＳＢを
制御し、これらに対し速動ロジックから受取ったアドレ
スを割当て、各々に対する状態コードを維持しかつ更新
する。状態コードは、最初プログラム可能なＩ　Ｎ　Ｉ
　ＴＳＴＡＴロジック・アレイ（ＰＬＡ）により生成さ
れ、初期状態レジスタＩＮＩＴ（第２１図）に格納され
る。ここから、これらコードは３つの次の状態のＰＬＡ
　（ＮＥＸＴＳＴＡＴＣ，ＮＥＸＴＳＴＡＴＡ、ＮＥＸ
ＴＳＴＡＴＢ）により更新することができ、３つの次の
状態レジスタＮＥＸＴＣ，ＮＥＸＴＢ、ＮＥＸＴＡに保
持される。

速動ロジックによりアクセスが即時取扱いかできないこ
とが判定されると、アクセスは「保留状態」のアクセス
となり、そのル制御は保留状態ロジックへ送られる。４
ビツトの状態の符号化および３ビツトのサブ状態の符号
化はＩ　Ｎ　Ｉ　５ＴＡＴによって生成され、アクセス
に対して割当てられる。状態／サブ状態の組合せは、ア
クセスが即時完了することかできなかった理由を識別し
、どの競合がアクセスの完了を妨げているかを解くため
取るべき経路を表示する。

状態およびサブ状態の符号化が行なわれると同時に、Ｓ
ビットおよびＷＢＳビット初期値がこのアクセスに対し
てセットされる。Ｓビットは、セットされると、どんな
他の制約がその状態またはサブ状態によりアクセスに対
して与えられようともそれに拘らず、同じＣＥにより要
求される前の操作が完了した後までアクセスの完了が遅
延されねばならないことを示す。ＷＢＳビット、アクセ
スを完了するために新たなデータ・バスをメモリーから
のものにすることが必要ならば取替えられるブロックに
対するＭＯＤＩＦＩＥＤビットの状態を追跡するため用
いられる。ＷＢＳビット、書戻し操作がミスの解明の一
部として行なわれるべきかどうかを示す。

初期の状態およびサブ状態の決定は、依然として保留中
の他のＣＥアクセスの状態およびＡＦアレイ内で行なわ
れるアドレスの比較の結果と共に、要求されるアクセス
のタイプおよびタッグ比較の結果およびＭＯＤ　Ｉ　Ｆ
　［ＥＤビットの状態に基く。

ＩＮＩＴレジスタから次の状態のレジスタの１つに対し
て、アクセスに対するＣＥＯＰの指示および要求する側
のＣＥのＣＥＩＤと共に、初期の状態（状態、サブ状態
、ＳビットおよびＷ８ビット）がロードされる。もしＮ
ＥＸＴＡおよびＮＥＸＴＢのいずれかが空の状態であれ
ば、状態は関連する次の状態ＰＬＡを介して空のレジス
タに対してロードされる。もしＮＥＸＴＡとＮＥＸＴＢ
の双方が既に一杯の状態であれば、Ｉ　Ｎ　Ｉ　Ｔ（７
）出力がＮＥＸＴＳＴＡＴＣＰＬＡを介してＮＥＸＴＣ
に対してのみロードされる。

ＮＥＸＴＣは、第３の保留状態のアクセスのアドレスを
一時的に記憶するためにＣＥＲＥＧが呼出される時にの
み使用される。保留中のアクセス数は２以下に減らされ
ると、ＮＥＸＴＣの内容（もしそのアクセスが既に完了
していなければ）がＮＥＸＴＡまたはＮＥＸＴＢのいず
れかに送られる。ＩＮＩＴの出力の行先としてのＮＥＸ
ＴＡまたはＮ　Ｅ　ＸＴ　Ｂの選択は、マルチプレクサ
３４０．３４２によって制御される。ＩＮＩＴの転送中
、ＮＥＸＴＣ（図示しない３状態のロジックを介して［
ＮＩＴの出力側に対して接続される）の出力は使用不能
状態にさせられる。

保留中のアクセスの状態コードは、アクセスが割当てら
れる次の状態ＰＬＡにより各サイクル毎に再び決定され
る。このＰＬＡは、元の状態（ＰＬＡ自体の次の状態レ
ジスタからフィードバックされるか、あるいは（前述の
如く）ＮＥＸＴＣレジスタから転送される）、アドレス
の比較の結果を表わすＡＦアレイからの人力、およびキ
ャッシュにおいて生じる他の活動状態を示す他の人力に
基いて各サイクル毎に新たな状態を決定する。

保留状態の状態ロジックがアドレスがＡＦアレイにおけ
るアドレス・ラッチＭＩＳＳＡ、ＭＩＳＳＢが一杯の状
態であること認識する時、このロジックは速動ロジック
に対して比較的低い速度におけるＣＥアクセスを受入れ
るよう指令する。このロジックはこれが（ＣＥＲＥＧに
格納されたそのアドレスにより）第３のアクセスが保留
状態になったことを認識すると、全ての競合するＣＥに
対してＣＢＵＳＹを送ることにより、速動ロジックに対
してアクセスの受入れを停止することを通知する。

保留状態のアクセスを完了するため、保留中の状態ロジ
ックはメモリー／インターフェース・ロジック３２６ま
たは保留状態にない作業ロジック３２８のいずれか一方
に依存する。メモリーから要求されたデータ・ブロック
をアクセスすることによりアクセスを完了するため、保
留中の状態ロジックは、４つのメモリー・アクセスイ言
号ＡＲＢＮＸＴＩ、ＡＲＢＮＸＴＣｌＡＲＢＮＸＴＡ、
、ＡＲＢＮＸＴＢの１つを表明することによりメモリー
・インターフェース・ロジックと通信して、対応するレ
ジスタに格納さゎたアドレスを有するデータ・ブロック
をメモリーからアクセスすべきことをメモリー・インタ
ーフェース・ロジックに通知する（ＣＥＲＥＧＡＲＢＮ
ＸＴＣ，ＡＲＢＮＸＴＡｋ：対するＭＩＳＳＡ、および
ＡＲＢＮＸＴＢに対するＭＩＳＳＢ：ＡＲＢＮＸＴＩは
ど（７）Ｌ／レジスタアクセス・アドレスが保持される
かが知られる前に表明される。）。また、メモリー・イ
ンターフェース・ロジックに対して与えられるのはＣＥ
の命令コードＣＥＯＰおよびＣＥ識別コードＣＥＩＤで
ある。

メモリー・インターフェース・ロジックは２つのタスク
を行なう。第１に、このロジックは、ＤＭＢＡＤＲ０Ｌ
ＪＴバスにおける要求されたブロック・アドレスを表明
することをＡＦアレイに指令することにより、また主記
憶装置からのデータを受入れることをＤＭＢＩＮＡ（ま
たは、カドラントに従ってＤＭＢ　Ｉ　ＮＢ）レジスタ
に指令することにより、要求されたメモリー・アクセス
を完了する。第２に、このロジックは保留中の状態ロジ
ックによりこれに割当てられたキャッシュ・アクセスを
完了する。キャッシュ・アクセスを完了するためには、
ロジックはＤＭＢＩＮＡレジスタからデータ・ストアお
よびＥＣＣアレイへのデータ経路、およびＡＦアレイか
らタッグ・ストアへのアドレス経路に対する使用を取？
Ｉしなければならず、経路は常に速動ロジックにより制
御される。これを行なうためには、メモリー・インター
フェース・ロジックがＤＳＲＱ（データ格納要求）およ
びＴＳＲＱ（タッグ格納要求）を速動ロジックに対し表
明する。これら信号の表明は、速動ロジックがアクセス
を完了することを阻止ＩＪ　　そめ鈷更、ア々セスｈ’
；　４．９留山の」す能口ぐン１１．々へ転送されるが
、メモリー・インターフェース・ロジックはメモリーか
らアクセスされたデータが遅れることなくデータ・スト
アに達するように優先順位が与えられる。一旦このロジ
ックが経路の制御を獲得すると、メモリー・インターフ
ェース・ロジックはＡＦアレイに対してＲＤＡＤＲラッ
チ（主記憶装置からアクセスされたデータのアドレスを
含む）からタッグおよびデータ・ストアにへ経路に対し
て索引部分を転送するよう指令し、ＡＦアレイはデータ
をＣＤｌ０バスからＥＣＣアレイおよびデータ・ストア
に対して移動させる。

メモリー・インターフェース・ロジックがこれに対して
割当てされたアクセスを完了する時、このロジックは速
動ロジックに対し完了されたアクセスと対応するＣＷＡ
　Ｉをクリアすることを通知する。

メモリー・インターフェース・ロジックにより完了され
なかった保留中のアクセスは、保留中でない作業ロジッ
ク３２８により完Ｙされる。メモリーのアクセスを開始
するＣＥアクセスのみが、メモリー・インターフェース
・ロジックによって完了さｎる。メモリーのアクセスな
しに完了することかできるものが保留中でない作業ロジ
ックにより取扱われる。保留中でない作業ロジックによ
り完了されるアクセスの事例は、ミスによらず資源の競
合により生じるもの、および別の保留中のアクセスの結
果として所要のカッドワードがメモリーから読出される
ものを含む。保留中の状態ロジックは、１つ以上のＵＮ
ＰＥＮＤ信号（３つの可能な保留状態ＡＵＮＰＥＮＤ、
ＢＵＮＰＥＮＤ、ＣＵＮＰＥＮＤのアクセス毎に１つず
つ）、ならびにＣＥ命令コードＣＥＯＰおよびＣＥＥＣ
Ｃアレイ表明することにより、アクセスを保留中でない
作業ロジックに対してアクセスを送る。このＵＮＰＥＮ
Ｄ信号は、次の状態レジスタに格納された状態コードの
１ビツトを構成し、次の状態ＰＬＡによりアクセスの状
態／サブ状態における変化毎に更新され、またこれら信
号はアクセスが保留中でない作業ロジックによる完了に
適する状態を有するかどうかを示す特定の状態の符号の
復号（ＵＮＰＥＮＤ）を表わす。保留中でない作業ロジ
ックは、こわに割当てら九るアクセスの完了のため資源
が利用できるかどうかを調べるため常に検査する。これ
ら資源が利用できる時、アクセスの完了のため必要なＡ
Ｆアレイ、ＥＣＣアレイ、データ・ストアおよびタッグ
・ストアを制御することになる。

保留中でない作業ロジックがアクセスを完了する時、こ
のロジックは適当なＥＭＰＴＹ回線（ＥＭＰＴＹＡ、Ｅ
ＭＰＴＹＢまたはＥＭＰＴＹＣ）を表明することにより
この事実を保留中の状態ロジックに通知し、これが対応
する状態およびアドレス・レジスタおよびラッチをクリ
アさせ、またこのロジックは速動ロジックに対し対応す
るＣＷＡ　Ｉ　Ｔ信号をクリアするよう指令する。

要約すれば、キャッシュのアクセスを完了する方法が３
つある。即ち、もし完了が直ちに行うことができるなら
ば速動ロジックにより、もしキャッシュのアクセスがメ
モリーのアクセスを開始するならばメモリー・インター
フェース・ロジックにより、またもしキャッシュのアク
セスがメモリーのアクセスを開始することなく完了する
ことができるならば保留中でない作業ロジックによる。

データ・ストアおよび関連する資源に対するアクセスに
対する優先順位は、常にメモリー・インターフェース・
ロジックに対して与えられるが、これはメモリーからの
転送を妨げるためこれが要求され得ないためである。通
常、速動ロジックは、これらの既に保留中のものを完了
するよりは新たな保留状態のアクセスの形成を避けるこ
とが通常望ましいため、次に高い優先順位を有する。

しかし、保留中でないロジックは、速動ロジックに対し
て５ＴＯＰを表明することにより優先順位をとり、この
速動ロジックに対し全ての競合状態のＣＥに対するＣＢ
ＵＳＹの表明を指令する。速動ロジックは更に、保留中
でない作業ロジックに対して、こわが次のサイクルにお
いて資源を使用す　１−　し　Ｉ呻　す−’ＬＪ１穐　
し′　＾　為λ　式−ｐ　１　ぐ　Ｔ　　１）　　Ｔ　
　ちＪ工１１０することにより指令する（例えば、もし
これが受入れた最後のアクセスに対するアドレス転送を
受入れるならば）。もしＲＩＳＴＲＴが表明されるなら
ば、保留中でない作業ロジックは、後に続くサイクルが
資源の使用を保証される時このサイクルまで待機する。

保留中の状態ロジックは、ＡＦアレイにおいて行なわれ
たアドレスの比較の結果に依存して保留中のアクセスの
状態を更新する。これらの比較は、主として２つのタイ
プがある。第１に、ＣＥＲＥＧ％ＭＩＳＳＡおよびＭＩ
ＳＳＢに格納されたアドレスは、ＡＦアレイにより主記
憶装置のアドレス・バスＤＭＢＡＤＲから受取られる各
アドレスＤＭＢ　Ｉ　Ｎと比較される。第２に、最も後
のＣＥアクセスのアドレスＣＥＩＮ（保留中のアクセス
となり得る）は、メモリーから受取られつつあるその時
のアドレスＤＭＢＩＮのみならず、いくつかの前のサイ
クルにおいてメモリーから受取られるアドレスに対して
も比較される。葭に受取ったアドレスは、ＡＦアレイに
おけるパイプラインに格納され、またレジスタＡＤＲＩ
ＮおよびラッチＰＤＡＤＲ，ＰＤＡＤＲを含む。

人力１−るアドレスのパイプラインにおけるＣＥＩＮと
アドレスの内容（例えば、ＰＤＡＤＲｌＲＤＡＤＲ）と
の間の比較が成功すると、保留中の状態ロジック（ＩＮ
ＩＴＳＴＡＴ　　ＰＬＡ）をして、その時のアクセスが
別のミスと同時に保留中（ＲＯＯＭ）であること、即ち
新たなアクセスの完了のため必要なデータが主記憶装置
バスからデータ・ストアまでの途中にあることを示す最
初の状態を生じさせることができる。一方、ＣＥＩＮの
索引（タッグではない）のみと主記憶装置から読込まれ
つつあるデータのアドレスとの間の比較の成功は、保留
中の状態ロジックをして、要求されるデータは、これが
その時データ・ストアにある場合でさえこれが他のデー
タにより置換えられようとすること、およびもしアクセ
スが直ちに速動ロジックにより完了され得なくともこの
アクセスが新たなデータをメモリーから転送させるアク
セスの完了に充分な長さの間隔の後まで別のメモリー・
アクセスを開始しないことを要求する状態が与えられな
ければならない。

要約すれば、保留中のアクセスの状態が（例えば、メモ
リー・インターフェースまたは保留中でない作業ロジッ
クによりアクセスを完了することができることを示す状
態へ）更新されるべき方法を決定するため行なわれるア
ドレスの比較は、（１）ＣＥにより依然として進行中の
主記憶装置のアクセスに対する全てのアドレス（即ち、
データが既にデータ・ストアに格納されなかったもの）
へ転送される新たな各アクセス・アドレスの比較、およ
び（２）保留中の各アクセスのアドレスに対する新たな
各メモリー・アクセスのアドレスの比較からなる。

ＡＦアレイにより行なわれるアドレスの比較は、もし同
じデータに対する読出しおよび書込みが共に保留中であ
るならば、もしこれが以面の書込みが完了するまで後に
なるならば読出しが完了しないことを保証する比較を含
む。

同じキャッシュ・ボードにおける２つのキャッシュのカ
ドラントは、共通の主記憶装置のアドレス・バス（第１
９図において、カドラントＷ、ｘに対して示される如く
）を共用している。各カドラントのＡＦアレイからのＤ
ＭＢＡＤＲＩＮ回線は、ＤＭＢＡＤＲＯＵＴ回線におけ
ると同様に一緒に接続されている。このように、１つの
カドラントによりアクセスされつつあるデータ・ブロッ
クのアドレスは、他のカドラントにより読出され、これ
はデータ・ブロックの半分を受取られることになる。キ
ャッシュのカドラントは、主記憶装置のアクセスにおい
て交番する。

ＣＰキャッシュは、それ自体のデータ・ストアにおける
データと、メモリーに対するアクセスを有する他のサブ
システム（例えば、他のキャッシュ）において格納され
るデータとの間の可干渉性を維持するためのハードウェ
アを設けることができる。例えば、ハードウェアが主記
憶装置バスを監視して、他のサブシステム（例えば、他
のキャッシュ）がＣＰキャッシュがその時コピーを升す
２　ｄ）ｐ　ｆ−ｋ’Ｌ　７ｒ−１１−＋＋１−−に一
ヲよ、Ｕ二よ、也１組−ろする。このＣＰキャッシュは
、（ＶＡＬＩＤビットをローにセットすることにより）
即時このようなデータを無効化しなければならない。更
に、もしこのＣＰ′キャッシュが前記データの修正コピ
ー（ＣＰキャッシュがそのコピーを修正中であったこと
を知ると同時に、他のサブシステムが有するどのコピー
も無効化した故に、必然的にこのような修正コピーのみ
となる）を有するならば、また他のサブシステムがこの
データのコピーを欲するならば、これが他のサブシステ
ムで利用できるようにキャッシュはこのデータを主記憶
装置のバスに対して転送しなければならない。このよう
なデータの可干渉性のハードウェアにより行なわれる機
能の他の事例は、ＣＰキャッシュがデータのそのコピー
を修正しようとする時他のサブシステムに通知すること
である。このようなデータの可干渉性ハードウェアは、
状態／サブ状態の状況コーディングの複雑さを増すもの
である。このようなデータの可干渉性ハードウェアにつ
いては、参考のため本文に引用されるＹｅｎ等署「多重
キャッシュ・システムにおけるデータの可干渉性の間”
ＪｆＪ　Ｊ　　（Ｉ　Ｅ　Ｅ　Ｅ　　Ｔｒａｎｓａｃｔ
、１ｏｎｓ　ｏｎＣｏｍｐｕｔｅｒｓ　、第０３４巻、
第１号、１９８５年１月刊）において論議されている。

（Ｅ、キャッシュのインターリーブ手法）望ましいイン
ターリーブ手法を表１２に示す。即ち、 人・・ロ キャッシュ　キャッシュ ■Ｌｕ上、ＩＪ　　ＡＤＲ４Ｘ３　　カドラント　ボー
ドｏｏｏ　　　　　　　ｏ　　　　　　　　　　ｗ　　
　　　　　　　　。

００１　　　　　　　１　　　　　　　　　　　Ｘ　　
　　　　　　　　　００１０　　　　　　１　　　　　
　　　　　　Ｘ　　　　　　　　　　００１１　　　　
　　０　　　　　　　　　　Ｗ　　　　　　　　　　０
１ｏｏ　　　　　　　ＯＹ　　　　　　　　　　　１＋
０１　　　　　　　１　　　　　　　　　　２　　　　
　　　　　　１＋＋０　　　　　　　１　　　　　　　
　　　　Ｚ　　　　　　　　　　　ＩＩＩＩ　　　　　
　　　ＯＹ　　　　　　　　　　　１このインターリー
ブ方式は、複数のＣＥ（各々が固定された優先順位のラ
ンクが割当てられる）か、１つおよび２つのカッドワー
ドのストライド（ならびに、４ではなく２で除すことが
できるより大きなストライド、例えば６つおよびｌＯの
カッドワードのストライド）におけるメモリーをアクセ
スするブロクラムを同時に処理中である時、１つのプロ
グラムを処理しつつある時、優れたキャッシュのアクセ
ス効率（即ち、各々キャッシュをアクセスしようとする
１つ以上のＣＥにより浪費されるキャッシュ・アクセス
・サイクルが最小限度である）を提供する。メモリーの
ストライドは、システムにおいて作動するソフトウェア
による連続的なメモリー・アクセス間のアドレス空間で
ある。本システムが最もよく適合する科学計算用ソフト
ウェアは、典型的には１および２の両方のストライドに
よりメモリーをアクセスする（１０のストライドもまた
比較的一般的である）。

望ましいインターリーブ方式の利点を理解するため、他
の比較的望ましい方式を説明すれば役立とう。ある方式
では、１のストライドまたは２のストライドのいずれに
おいても乏しい性能を呈する。例えば、表１３に示すイ
ンターリーブ方式は１のストライドに対しては良好に働
くか、２のストライドに対しては劣り、この場合キャッ
シュのカドラントの半分に対してはその如何を問わずキ
ャッシュのアクセスが行なわれない（２のストライドに
おいてはこれらカドラントが飛越される記憶場所しか持
たないためである。） 瓦−一一一旦 キャッシュ　　キャッシュ υｌ」と刀−Ｌ五二上上　　ボード ｏｏｏ　　　　　　　　　　　ｗ　　　　　　　　　　
　　。

００１　　　　　　　　　　　Ｘ　　　　　　　　　　
　　００１０　　　　　　　　　　Ｙ　　　　　　　　
　　　　１１００　　　　　　　　　　Ｗ　　　　　　
　　　　　　０＋０１　　　　　　　　　　　Ｘ　　　
　　　　　　　　　０１１０　　　　　　　　　　Ｙ　
　　　　　　　　　　　ＩＩＩＩ　　　　　　　　　　
　Ｚ　　　　　　　　　　　　　１表１４のインターリ
ーブ方式は２のストライドにおいては良好に作動するが
、１のストライドに対しては劣る。

表−一一一一一目 キャッシュ　　キャッシュ 岨ｑ　　　カドラント　　ボード ｏｏｏ　　　　　　　　　　　ｗ　　　　　　　　　　
　　　。

ｏｏｔ　　　　　　　　　　　ｗ　　　　　　　　　　
　　。

０１０　　　　　　　　　　　Ｘ　　　　　　　　　　
　　　００１１　　　　　　　　　　　　Ｘ　　　　　
　　　　　　　　０１ｏｏ　　　　　　　　　　　Ｙ　
　　　　　　　　　　　　１１０１　　　　　　　　　
　　Ｙ　　　　　　　　　　　　　１１１０　　　　　
　　　　　　Ｚ　　　　　　　　　　　　　１＋２　　
　　　　　　　　２　　　　　　　　　　　　１１のス
トライドにおける問題の理由は、全てが同時に１のスト
ライドのメモリー・アクセス・ストライドにおける問題
を処理する４つのＣＥに対するキャッシュのアクセス・
パターンを調べねば知ることができる。表１５に示すよ
うに、アクセス・パターン間の位相上の関係は、４番目
のＣＥ（最も低い優先順位を有する）がほとんどの間ア
クセスできないようにロックされる（＃で示される）結
果となる。この位相上の関係においては、最初の３つの
ＣＥは各々、奇数（本例においては、特に３）のサイク
ルだけ次に高い優先順位のＣＥからオフセットされてい
る。

人−１５ 以上 ｔ　　　　　ＷＷＸＸＹＹＺＺＷＷＸＸＹＹＺＺ２　　
　　　ＸＺ２ＷＷＸＸＹＹＺＺＷＷＸＸＹ３　　　　　
ＸＸＹＹＺＺＷＷＸＸＹＹＺＺＷＷ４　　　　＃＃Ｗ＃
＃Ｗ＃Ｘ＃＃＃＃Ｘ＃Ｙ＃表１６には、２のストライド
における表１４のインターリーブ方式に対する別の位相
関係が示されている。各ＣＥが偶数（本例においては、
特に２）のサイクルだけ次に高い優先順位のＣＥから各
ＣＥがオフセットされているこの位相関係においては、
ＣＥ４のアクセスのロック・アウトは生じない。しかし
、問題は、表１５の効率が比較的劣る奇数のオフセット
ではなく表１６の更に効率のよい偶数のオフセットをＣ
Ｅに強制することになり、このため性能が１のストライ
ドに対しては平均で低下する点で、表１４のインターリ
ーブ法には及ばないことである。

表−１６ 旦工 Ｉ　　　　　ＷＷＸＸＹＹＺＺＷＷＸＸＹＹＺＺ２　　
　　　ＺＺＷＷＸＸＹＹＺＺＷＷＸＸＹＹ３　　　　　
ＹＹＺＺＷＷＸＸＹＹＺＺＷＷＸＸ４　　　　　ＸＸＹ
ＹＺＺＷＷＸＸＹＹＺＺＷＷ表１２のインターリーブ方
式において有利なことは、これがＣＥを最小限度の（お
よび理想的には存在しない）キャッシュのアクセスの浪
費がある位相関係に強制する１のストライドのアクセス
・パターン（ＷＸＸＷＹＺＺＹ）を生じることである。

表１７は、１のストライドにおける４つのＣＥにおける
最初のキャッシュ・アクセスを示している。

大−一一一一一已 見上 ｔ　　　ｗｘｘｗｙｚｚｙｗｘｘｗｙｚｚｙ２　　　＃
Ｗ＃ＸＸＷＹＺＺＹＷＸＸＷＹＺ３　　　＃＃Ｗ＃＃Ｘ
ＸＷＹＺＺＹＷＸＸＷ４　　　＃＃＃＃Ｗ＃＃ＸＸＷＹ
ＺＺＹＷＸ示された仮説においては、４つのＣＥか最初
に同じキャッシュのカドラントを最初のサイクルにおい
てアクセスしようとする（ベクトルの同時処理の開始に
おいて生じ得ることに若干近似する。

以下参照）。アクセスは強制ＣＥ２、ＣＥ３、ＣＥ４と
競合して、各々がこれ以上の競合が生じない位相関係に
達するまであるアクセスを遅れさせるが、この場合各Ｃ
Ｅのアクセス・パターンは次に高い優先順位を有するＣ
Ｅのそれからある偶数のサイクルだけオフセットされる
。この位相関係は、初期の位相関係の如何に拘らず、全
てのＣＥにより達することになる。

表１７に示されたキャッシュのアクセス・シーケンスは
、８つのＣＥシステム（８つの全てのＣＥが同時複合体
に関与する）においてベクトル同時処理の典型的な反復
中に生じるアクセスの半分のみを示している。表１７の
シーケンスは、８つのＣＥの内４つに対する８５ナノ秒
のキャッシュ・サイクルおきに生じるアクセス動作を示
し、同じアクセス・パターンが他の４つのＣＥに対する
他のサイクル中にも生じる。簡単にするため８つの全て
のＣＥが最初に同じキャッシュのカドラントにルにおい
てなくなるものがすぐ次のキャッシュ・サイクル（表１
７のシーケンスには示されない）において競合し、残り
のものは３番目のキャッシュ・サイクル（表１７に示さ
れる２番目のサイクル）中に競合することになる。８つ
のＣＥは、１つおきのキャッシュ・サイクルの一方また
は他方で１つずつニック（ｎｉｃｈｅ）を見出し、４つ
が奇数のキャッシュ・サイクルにおいて、また他の４つ
が偶数のサイクルにおいてキャッシュをアクセスする結
果となる（その結果奇数または偶数のサイクルに対する
割当ては無作為となる）。この望ましいインターリーブ
方式の優れた性能は、７つ乃至８つのＣＥが同時複合体
の一部をなす時最も顕著となる。

有効なインターリーブ法の選択のための一般的な手順を
下記に示す。問題となる各ストライド毎に、競合するＣ
Ｅのアクセス・パターン間の所要のオフセットか決定さ
れる。一般に、所要のオフセットは、パターンの長さと
得られるキャッシュ部４トの数Ｎの商と”ｉＥ　Ｌい（
４上りも犬きな才）セットの場合のこの表現の普遍性は
正確であると考えるか、検証はしてない）。即ち、 ０ＦＦＳＥＴ＝　（ＬＥＮＧＴＨ／Ｎ）表１２の望まし
いインターリーブ法におけるｌのストライドのパターン
（ＷＸＸＷＹＺＺＹ）は８の長さを有し、このため４つ
の処理装置に対する所要のオフセット（およびその倍数
）は２．４．６．８１１、即ち偶数である。

もしインターリーブが特定のストライドにおいて有効で
あれば、このことはその全ての奇数倍においても有効で
ある。このため、例えば、１のストライドに対する望ま
しい８ビツトのパターンｗｘｘｗｙｚｚｙを生じるイン
ターリーブはまた、３および５のストライド、等全ての
奇数のストライドに対する望ましい同じパターンを生じ
る（キャッシュ部分の素姓の不適正な交換を除く）。ま
た、２のストライドに対する望ましいパター：／（ＷＸ
ＹＺ）もマタ、６、ｌＯオヨび全テノ他の２の倍数のス
トライドに対する結果をもたらす。

一般に、あるパターンの長さは、パターンが許容する最
も大きな２の累乗値のストライドを乗じたキャッシュ部
分の数と等しい。例えば、ＷＸＸＷＹＺＺＹの１１１例
においては、８の長さは２の最も大きな２の累乗値のオ
フセットで東した４つのキャッシュのカドラントと等し
い。

一旦所要のオフセットを知れば、これが競合を生じるこ
となくこのようなオフセットを許容するかどうかを判定
するためアクセスのパターンを調べねばならない。この
検査は、同じキャッシュ部分（例えば、本例においては
ＷＸＹＺ）かその倍数の所要のオフセットと等しい間隔
においてパターンに現わわるかどうかを判定することに
より容易に行なわれる。もしこのような間隔ぞ同じキャ
ッシュ部分が現われるならば、このことは競合が生じて
パターンを望ましくないものにし得ることを意味する。

表１２および１４のインターリーブ方式における１のス
トライドのパターン（ＷＸＸＷＹＺＺＹおよびＷＷＸＸ
Ｚ）を調＜ｔ’Ｌば、所要の２のオフセットにおいても
、またこのオフセットの倍数においても競合が生じない
ことが判る。

このことは、表１４のインターリーブ方式が第１６図に
示される位相関係を得ることができることの説明となる
。これらの２つのアクセスのパターンは２のオフセット
を許容するが、これを許容しないパターンも明らかに存
在する（例えば、ｗｘｗｘＹＺＹＺ）。

パターンが所要のオフセット（もしくはその倍数）で競
合しないが確定された後、競合する処理装置を所要のオ
フセットに強制するある手段を提供することが必要であ
る。競合するＣＥが固定された優先順位のランク（例え
ば、それらの背面における物理的位置に基く）を有する
場合、単にインターリーブ自体の賢明な選択によって所
要のオフセットを強制することが可能である。このイン
ターリーブは、その結果のアクセス・パターンが望まし
くない全オフセットにおいて少なくとも１つの競合を生
じるように選択される。所要の２（また４、６．８も）
のオフセットの場合には、トにおいて少なくとも１つの
競合を持たなけわばならない（もし競合が１および３に
存在する場合、５および７における競合が必然的に生じ
るが）。以下の表１８に示されるように、表１２のイン
ターリーブにおける１のストライドのアクセス・パター
ン（下記のように２回反復される）は、必要な奇数のオ
フセットの競合を生じる。

及−−一旦 ＷＸＸＷＹ２ＺＹＷＸＸＷＹＺＺＹ ・・３・・・５・・ 対照的に、表１４のインターリーブ法におけるｌのスト
ライドは必要な競合を持たない。表１９に示すように、
このインターリーブは３（および５）のオフセットにお
ける競合を欠き、１（および７）のオフセットにおける
オフセ・ソトのみを生じる。

及−ｍ−」 ＷＷＸＸＹＹＺＺＷＷＸＸＹＹＺＺ ・・・・７・・・・ この手順は、どんな数のキャッシュ部分（および処理装
置）、およびとんなストライドに対しても応用し得る。

（キャッシュ部分の数は、実際的な「１的のため、２進
法による記憶アドレス指定の６父に２の幕でなければな
らない。）イ列えば、もしく４の代りに）８つのキャッ
シュ部分か設けられると、１６サイクルのアクセス（１
および２のストライドを許容するため必要とされる）に
対するオフセットは下記となる。即ち、 ０ＦＦＳＥＴ＝Ｌ／Ｎ＝１６／８＝２ 所廿の１６サイクルのパターンを表２０（この表におい
ては、キャッシュ部分はＡ乃至Ｈで示される）に示す。

必要に応じて、このパターンは全ての偶数のオフセット
においては競合を生じない（例示的な奇数のオフセット
の競合は、１，３．５．７のオフセットに対して示され
る）。

・・３・・・・７・・・ 表１２に示したものとは他のインターリーブ手法を使用
することができる。表２１に示される８サイクルのアク
セス・パターンのいずれかを生じる方式を使用すること
ができる。両方のパターンは、偶数のオフセットの競合
の要求される欠如、および全ての奇数のオフセットにお
いて少なくとも１つの競合の存在を含む。（例示の奇数
のオフセットの競合を１および３のオフセットについて
示す。） 及−一一旦 ＷＸＸＷＹＹ２２ ・・３・・ ＷＷＸＺＹＸＺＹ こわらのパターンと対応するインターリーブ方式（１の
ストライドに対するもの。２のストライドでは所要のパ
ターンｗｘｙｚを生じる）は、表１２のインターリーブ
方式の構成上の簡潔さを持たず、このためキャッシュ部
分がそれぞれが同じカドラントを有する２つの同じボー
ドとして実施することが可能となる。

表１２の代りに用いることができる別のインターリーブ
方式は、表２２に示ず１６サイクルの１のストライドの
パターンを提供するものである。これは、１のストライ
ド（下記のパターン）において良好に機能するのみでな
く、２のストライド（ｗｘｘｗｙｚｚｙパターン）およ
び４のストライド（ｗｘｙｚパターン）においても機能
するという利点を呈する。

ｍ−■ ＷＷＸＸＸＸＷＷＹＹ″７．　Ｚ　７．　Ｚ　Ｙ　’／
しかし、これは多数のキャッシュのアクセス・サイクル
がＣＥ間に必要な位相の関係を強制する際費やされる表
１７に示した間隔の比較的長い同時に始動を必要とする
短所を有する。表２２のパターンを生じるため必要とさ
れるインターリーブは、望ましければ１のカッドワード
・レベルではなく２のカッドワード・レベルにおいて（
ＡＤＲ５およびＡＤＲ４の排他的ＯＲを用いてカドラン
トを選３およびＡＤＲ４を用いてカドラント内のワード
を選択することにより）インターリーブを行なうことに
よって達成することができる。このインターリーブ法は
、４のストライドにおける性能が同時の始動速度の損失
を上回る状況において有利となろう。

本発明の他の実施態様は頭書の特許請求の範囲の範囲内
に含まれるものである。

【図面の簡単な説明】

第１図はシステム・ブロック図、第２図は対話式処理装
置のブロック図、第３図は高速処理装置または計算素子
（以下ｒｃＥＪという）のブロック図、第４図は同時状
態レジスタ（Ｃ３ＴＡＴ）の構造を示す図、第５図は同
時；−制御装置（ＣＣＵ）を接続する同時制御バスを示
し、各ＣＣＬＩとそのＣＥ　（ＣＥおよびＣＣＵは２つ
ずつのみを示す）間の接続状態を示すブロック図、第６
図乃至第１Ｏ図はＣＣＵの総合ブロック図、第１１Ａ図
および第１１Ｂ図はＣＣＵの状態レジ７々（ｒＣ：ＴΔ
ＴΔ１ハイロー、　／ｙ　ＦＢＩハりつハ平部、第１２
図は８つの４ビツト四明レジスタの１つのブロック図、
第１３図はＣ３ＴＡＲＴ命令のためのタイミング図、第
１４図は同時処理の一例を示す図、第１５図はＣＥ、背
面スイッチおよびキャッシュの四半部およびその間の接
続状態を示すブロック図、第１６図はＣＥとキャッシュ
四半部間で切換えられる９６ビツトの１つのビットに対
するロジックを示すため簡素化された背面スイッチ・ロ
ジックのブロック図、第１７図は背面スイッチを形成す
る２４の４ビツト・ゲート・アレイの１つを示すブロッ
ク図、第１８図はＣＥとキャッシュ四半部および背面装
置を形成する回路板のやや略図的な斜視図、第１９図は
キャッシュの四半部におけるアドレスとデータ経路を示
すブロック図、第２０図はキャッシュ四半部に対する制
御ロジックの全体的ブロック図、および第２１図はキャ
ッシュ四半部における保留状態ロジックを示すブロック
図である。 ＩＯ・・・計算素子（ＣＥ）、１２・・・中央処理キャ
ッシュ・ボード、＋　４−・・スイッチ、１６・・・メ
モリー・バス、１７・・・メモリー・モジュール、１８
・・・対話式処理装置のキャッシュ、２０・・・対話式
処理装置（ＩＰ）、２２・・・マルチパス、２４・・・
同時制御装置（ＣＣＵ）、２６・・・同時制御バス、３
０・・・処理装置、３２・・・データ・バス、３４−・
・マルチパス・インターフェース、：）６・・・ＩＰＣ
インターフェース、３８・・・局所メモリー、４０・・
・メモリー管理機構、１４０・・・ＭＡＳＫロジック・
アレイ、１４２、目８・・・増分器、＋４４　、＋４６
・・・回線、１９０−４回線スイッチ、２００・・・：
ｔ＋制御回線、２０２−・・キャッシュ・ボート部、２
０４・・・選択部、２０６−ＣＥボート部、２０８　、
２０９−・・ロジック、２１０・バッファ・ゲート、２
１２・インバータ、２目・・・３状態ゲート、２１６・
・・セレクタ、２１８・・・ＯＲゲート、２２０・・−
ＮＡＮＤゲート、２２２・・・デコーダ、２２６．２２
８−・・ゲート、２３０・・・８対ｌマルチプレクサ、
３００・・・データ・ストア、３０２・・・ＥＣＣゲー
ト・アレイ、３１０・・−ＴＡＧレジスタ、３１２−・
・アドレス・フロー・ゲート・アレイ、３１４−・・タ
ッグ−：ｆｆ：／／”Ｃレータ、３１６−Ｄ　Ｓ　Ｉ　
Ｄ　Ｘレジスタ、３１８・−ＴＳＩＤＸレジスタ、３２
０・・・タッグ・ストア、３２２・・・速動ロジック、
３２４−・・保留状態ロジック、３２６・・・メモリー
／インターフェース・ロジック、３２８−・・作業ロジ
ック。 ＩＧ２ ＩＧ　４ ＋　（ＮＬＱ。ＰＦＩＧ　５ １；こ怠１４ｂ ロ二広り辷二二し １　　　　　　袖ＣＧＳＰ　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　ｌ０ＩＪ２　　　
　　　　　　ｏｏｃｓτＡＲＴ　　　　　　　　　　Ｌ
ＯＧＳＰ　　　　　　　　　　　　　　　　　　　　　
　ＩＤＩＪｓ　　　　　　　ＮＯＰ　　　　　　　　　
　　ＬＤＭＡＸ　　　　　　［ＣＧＰＣ］　　　　　　
　ＲＤＣＧＰＣフＲＤＣ’／ＳＰ［Ｏ’Ａｔ＋ＲＤＣＶ
ＳＰａ　　　　　　ＲＤＣＣｌＪＲｌｌ　　　　　　　
　　　　　　　　　　　　　　　　　　　ＩＩＤＣＣＵ
ＲＲＩＧ　１Ｂ ＩＧ　１４ ＩＧ１５ ＦＩＧ　１８ ＦＩＧ２０ 手続補正書 昭和６１年　９月１７日 特許庁長官　　　黒　１）明　雄　　殿１、事件の表示 昭和６１年特許願第１６７７１９号 ２、発明の名称 多重アクセスを同時に処１ｆｆＩするディジタル・コン
ピュータ３、補正をする者 事件との関係　　特許出願人 住所 名　称　　アライアント・コンピュータ・システムズ・
コーポレーション ４、代理人 住　所　　東京都千代田区大手町二丁目２番１号新大手
町ビル　２０６号室 ５、補正の対象 出願人の代表者芯を記載した願書

Claims (1)

1. 【特許請求の範囲】 １、主記憶装置と、 該主記憶装置に対し接続されたキャッシュ・メモリーと
   、 該キャッシュに対して接続された複数の処理装置と、 該処理装置の各々が前記キャッシュの同じ記憶場所をア
   クセスすることを許容する装置と、前記処理装置により
   前に行なわれる保留中のアクセスを完了するステップを
   とりながら、前記処理装置からその時のアクセスを同時
   に受入れる前記キャッシュにおける装置とを設けること
   を特徴とするディジタル・コンピュータ。 ２、前記キャッシュが、 各々が１つのブロック・アドレスを有するブロック内の
   前記メモリーからのデータを検索する装置と、 前記のその時のアクセスおよび保留中のアクセスに対す
   るブロック・アドレスを格納する装置とを含むことを特
   徴とする特許請求の範囲第１項記載のディジタル・コン
   ピュータ。 ３、前記保留中のアクセスに対する状態コードを格納す
   る装置を更に設け、前記状態コードはアクセスを完了す
   るため必要なステップの処方からなることを特徴とする
   特許請求の範囲第２項記載のディジタル・コンピュータ
   。 ４、前記キャッシュは更に、 複数の保留中のアクセスを完了するステップを同時に行
   なう装置と、 前記各保留状態のアクセス毎にブロック・アドレスおよ
   び状態コードを格納する装置とを更に含むことを特徴と
   する特許請求の範囲第３項記載のディジタル・コンピュ
   ータ。 ５、前記キャッシュが、 各保留状態のアクセス毎に格納されたブロック・アドレ
   スをメモリーから前記キャッシュによって受取られた新
   しい各ブロックのアドレスと比較する装置と、 前記状態の前の状態および前記比較の結果に基いて、各
   保留状態のアクセスにおける状態コードを再び決定する
   装置とを更に含むことを特徴とする特許請求の範囲第４
   項記載のディジタル・コンピュータ。 ６、前記状態コードを再び決定する前記装置が、この再
   決定を、メモリーから受取った新たなブロックと対応す
   る保留状態のアクセスを完了するためどのステップが取
   られたかあるいは取られつつあるかについての情報に基
   くことを特徴とする特許請求の範囲第５項記載のディジ
   タル・コンピュータ。 ７、前記の再決定を行なう装置が、前記再決定を、前記
   キャッシュにおいて他のどんな活動状態が起こりつつあ
   るかに基かせることを特徴とする特許請求の範囲第６項
   記載のディジタル・コンピュータ。 ８、前記キャッシュが、 その時の前記アクセスのブロック・アドレスを、依然と
   して進行中（ではあるが、まだキャッシュ・メモリーに
   おいて使用できない）の主記憶装置のブロック・アドレ
   スに比較する装置と、前記の比較に基いて前記のその時
   のアクセスにおける初期の状態コードを決定する装置と
   を更に含むことを特徴とする特許請求の範囲第５項記載
   のディジタル・コンピュータ。 ９、前記ブロック・アドレスがタッグおよび索引からな
   り、 前記キャッシュは、 前記索引により指定されるアドレスに前記タッグが格納
   されるタッグ・ストアと、 前記データが前記索引により指定されるアドレスに格納
   されるデータ・ストアとを含み、その時の前記アクセス
   の索引を、依然として進行中のメモリーのアクセスに対
   するブロック・アドレスの索引部分に比較する装置が設
   けられ（以てその時の前記アクセスにより探索されるデ
   ータではないが、メモリーからアクセスされるデータ・
   ブロックがその時の前記アクセスによりアドレス指定さ
   れるデータ・ストアの場所に対して書込まれるデータで
   あるかどうかが決定される）ことを特徴とする特許請求
   の範囲第８項に記載のディジタル・コンピュータ。 １０、前記キャッシュが複数の部分に分割され、該キャ
   ッシュ部分の異なるものに対する複数のアクセスを同時
   に受入れる装置を含むことを特徴とする特許請求の範囲
   第１項、第３項、第４項、第５項、または第８項のいず
   れかに記載のディジタル・コンピュータ。 １１、前記キャッシュが、 即時の完了が可能であり、かつこれにより保留状態のア
   クセスとはならないその時のアクセスを制御するための
   速動ロジック装置と、 前記の保留状態のアクセスの状態コードを格納するため
   、かつ変化した条件に基いて前記状態コードを再び決定
   するため、保留状態のアクセスに対する状態コードを最
   初に決定する保留状態論理装置と、 前記状態コードが前記の保留中のアクセスが完了し得る
   ことを示す時、該アクセスを完了させるため、前記キャ
   ッシュ内のデータおよびアドレス経路の制御を行なう保
   留中のアクセス完了装置とを更に含むことを特徴とする
   特許請求の範囲第４項記載のディジタル・コンピュータ
   。 １２、前記の保留状態のアクセス完了装置が、保留状態
   のアクセス自体の独立的な主記憶装置のアクセスを要求
   しない該アクセスを完了する保留状態でない作業の論理
   装置と、 保留状態のアクセス自体の独立的な主記憶装置のアクセ
   スを要求しない該アクセスを完了するメモリー論理装置
   と、 前記メモリー論理装置と、速動論理装置と、保留状態で
   ない論理装置に対するこの順序におけるアクセスを完了
   するため、前記キャッシュ内部のデータおよびアドレス
   の経路の使用のための優先順位を与える装置とを含むこ
   とを特徴とする特許請求の範囲第１１項記載のディジタ
   ル・コンピュータ。 １３、第１と第２の保留状態のアクセスが前記の同じ処
   理装置からのものであり、前記第２の保留状態のアクセ
   スが前記第１の保留状態のアクセス前に前記キャッシュ
   により受取られた時、前記キャッシュが前記第２の保留
   状態のアクセスよりも前記第１の保留状態のアクセスの
   完了を遅らせる装置を含み、以て前記キャッシュに対す
   る処理装置のアクセスの順序が保持されることを特徴と
   する特許請求の範囲第４項記載のディジタル・コンピュ
   ータ。 １４、前記キャッシュが複数の部分に分割され、かつ前
   記の異なるキャッシュ部分に対する複数のアクセスを同
   時に受入れる装置を含み、 前記キャッシュ部分が、前記主記憶装置からのデータの
   ブロックをアクセスする装置と前記各ブロックをキャッ
   シュ部分間に分割する装置とを含むことを特徴とする特
   許請求の範囲第５項または第８項に記載のディジタル・
   コンピュータ。 １５、前記キャッシュの２つ以上がそれぞれ、メモリー
   においてアクセスされるべきデータのブロックのブロッ
   ク・アドレスにより共通の記憶アドレス・バスを分割す
   る装置を含み、 前記の２つ以上のキャッシュ部分がそれぞれ、前記の共
   通のメモリー・アドレス・バスから前記ブロック・アド
   レスを同時に読出す装置を含み、 アドレスを比較する前記装置が、これにより前記の１つ
   のキャッシュ部分におけるアクセスのためのアドレスを
   前記の他の部分により主記憶装置からアクセスされるブ
   ロックのアドレスと比較することを特徴とする特許請求
   の範囲第１４項記載のディジタル・コンピュータ。