JPS62180595A - 連想メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は連想メモリ装置に係わり、特に、連想メモリ装
置内に入力パターンと一致する複数のパターンを有する
とき、該複数のパターンを順次アドレスとして連想メモ
リ装置に記憶されている情報にアクセスするための付加
回路に関する。

〔従来の技術〕

連想メモ＋７　ｇ置は、入力パターンと一致する内部パ
ターンを同時的に検索し、入力パターンと一致する内部
パターンをアドレスとして連想メモリ装置内の該一致し
たパターンに単連した情報を高速で読み出すことができ
、仮想記憶製置やパターン認識装置等の一部に使用され
ている。一般に、連想メモリ装置では入力パターンと一
致する内部パターンを最大１つに限定して使用する場合
とかかる制限を設けないで使用する場合とがあり、制限
を設けない場合の一例を第４図乃至第５図に基づき説明
する。第４図において、１１．１２は（ｎ　Ｘ　ｍ　）
およびＣＩＸｍ）の連想メモリを示しており、入力パタ
ーンがｎビットのレジスタ１３に供給されると、該入力
パターンはレジスタ１３にラッチされ（ステップａ）、
同時的にｌビ、トの付加的アドレスレジスタ１４を初期
化する（ステップｂ）。連想メモリ１１内に同一の内部
パターンが複数ある場合、それぞれの付、友釣アドレス
に順位データが書き込まれているので、ステップｂの後
、連想メモＵ　１１　、１２において入力パターンと付
加的アドレスとに一致する内部パターンを検索しくステ
ップＣ）％一致しない場合は完了する（ステップｄ）。

一方、一致した場合は一致信号Ｗｌ乃至Ｗｍが出力され
、該一致信号Ｗｔ乃至Ｗｍに基づき一致した内部パター
ンに零連する情報が読み出される（ステップｅ）、この
後、インクリメンタ１５により、レジスタ１４にセット
されていた付加的アドレスが歩進するので（ステラツボ
）、次のサイクルにおいて入力パターンと同一の内部パ
ターンのうち付加的アドレスのみ異なる内部パターンに
ついて一致信号Ｗ１乃至Ｗｆｎが出力され、該内部パタ
ーンに零連する情報が読み出される（ステップｃ　、ｅ
）。

〔発明の解決しようとする問題点〕

上記従来の連想メモリ装置では、伺加的アドレスに従っ
て同一内部パターンに零連する情報を順次読み出してい
たので、同一内部パターン毎に付加的アドレスを、情報
の書き込みと同時に書き込むことが必要であり、連想メ
モリ１１への付加的アドレスを含む情報の書き込みに膨
大なステップを要するという問題点があった。

本発明は、同一の内部パターンに付加的アドレスを使用
しないで、ハードウェア的に順次読み出せる連想メモリ
装置を提供することを目的としている。

〔問題点を解決するための手段、作用および効果〕本発
明による連想メモリ装置にあっては、入力パターンと一
致する内部パターンは連想メモリの出力信号に同時的に
示され、該出力信号の各ビットは走査回路により一定の
順序で走査さｎる。走査回路は入力パターンと一致する
内部パターンに対応するビットを検出すると該ピッＩｆ
一致信号として送出し、該一致信号が送出されるとマス
ク回路は一致信号として送出されたビットをマスクする
。したがって、走査回路からは入力パターンと一致する
内部パターンに関し一致信号が連続的に送出されること
になり、同一の内部パターンに予め付加的アドレスを付
しておかなくても同一内部パターンを含む情報に連続的
にアクセスすることができる。このように付加的アドレ
スを不要にすることにより、連想メモリに情報を書き込
む際のソフトウェアのステラツー数を大幅に減少させる
ことができるという効果が得られる。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明のブロック図である。ｌは（ｎｘｍ）の
連想メモリ、２は一致アドレスを順次検出する・出回路
、３は入力パターンをラッチするｎビット覧ンスタ、Ｉ
ｎ　（ｎ＝１−−−　ｎ　）は連想メモリの入力、Ａｍ
　（ｍ＝　１−−−　ｍ　）は連想メモリの一致信号、
Ｏｎ　（ｍ＝　１−−−　ｍ　）は出力である。第２図
は検出回路２における比較時の動作を表わすフローチャ
ートである。第３図は第１図の検出回路２の構成の一部
を示すブロック図である。

２人カアンド回路７，８を含むアンド回路群４の各アン
ド回路の一方の入力には、連想メモリ１から出力される
一致信号Ａ！乃至Ａｍが印加可能であり、各アンド回路
の出力は走査回路５に並列的に供給されている。連想メ
モリｌ内に入力パターンと一致する複数の内部パターン
があると、一致信号Ａｌ乃至Ａｍの複数個のビットが１
“になる。初期状態においてフリップフロップ群６のフ
リップフロップ９．１０等はクリアされているので、走
査回路５０入力は一致信号ＡＨ乃至Ａｍのうちゝゝｌ“
に相当するビットのみゝｌ“になる。

そして、走査回路５によって例えば第３図の上側より走
査がなされ最初のゝゝ１“が検出されると、そのビット
に相当する出力Ｏｍが唯一１１″になり、これが最終的
な一致アドレスとなりアクセスが実行される。同時に６
内の対応するフリップフロップがセットされる。これに
よってアンド回路群４内でＡｍの最初にアクセスでれた
信号はマスりされ、その状態で走査回路５によって上側
より最初の′Ｘ１“が検出され、結果的にＡｍの上側か
ら第２番目のゝゝｌ“に相当する出力Ｏｍが５１″にな
りアクセスされる。この様な操作が第２図のフローチャ
ートに従ってＯｍのゝゝ１“がなくなるまでくり返され
、なくなった時点で完了しリセット信号が発生され６の
７リツプフロツプがリセットさｎる。

上記実施例では、アンド回路群４とフリップフロップ群
６とがマスク回路を構成している。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図。 第２図は第１図の検出回路の動作を説明するフローチャ
ート、第３図は検出回路の構成の部を示すブロック図、
第４図は従来例のブロック図、第５図は従来例における
ソフトウェアのフローチャートである。 １・・・・・・連想メモリ、４・・・・・・アンド回路
群、５・・・・・・走査回路、６・・・・・・フリップ
フロップ群。 代理人　弁理士　　内　＊””’ 日 茅　１　図 第　２　図 第　４−　閏 茅　５　閃

Claims (1)

【特許請求の範囲】
1. 各々が同一の内部パターンを含む複数の情報を記憶して
   いる連想メモリと、同一の内部パターンを含む複数の情
   報について順次一致信号を出力し該一致信号に基づき複
   数の情報に順次アクセス可能にする選択手段とを含む連
   想メモリ装置において、上記選択手段を、入力パターン
   と一致する複数の内部パターンに対応するビットを含む
   連想メモリの出力信号の各ビットを一定の順序で走査し
   上記入力パターンと一致する内部パターンに対応するビ
   ットを検出する度に該ビットを一致信号として送出する
   走査回路と、上記出力信号の各ビットのうち一致信号と
   して送出されたビットをマスクするマスク回路とを含ん
   で構成したことを特徴とする連想メモリ装置。