JPS6217860A

JPS6217860A - メモリとデ−タ処理装置間のデ−タブロツクまたはベクトルの同時伝送システム

Info

Publication number: JPS6217860A
Application number: JP60263599A
Authority: JP
Inventors: クロード・ミシエル; ヌレデインヌ・ムラベ
Original assignee: SANTORA
Current assignee: SANTORA
Priority date: 1984-11-23
Filing date: 1985-11-22
Publication date: 1987-01-26
Also published as: ATE53262T1; EP0184494B1; DE3578015D1; US4731724A; FR2573888B1; FR2573888A1; EP0184494A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の背景〔発明の分野〕本発明は、メモリと１つまたは複数のデータ処理装置間
のデータブロックまたはベクトルの同時伝送システムに
係る。

本発明はより特定的には、データ処理装置がお互いに他
に関してプログラムを非同期的に操作しかつ実行するシ
ステムに係る。

〔従来の技術〕

周知のシステムでは、同一のプログラム又は異なるプロ
グラムを実行するために並列して操作する複数の処理装
置間のデータ通信は、２つの異なるオペレーティングモ
ードに相応する２つの一般的見出しに一緒にクラス分ゆ
される複数の異なるフオームを仮定する。略語ＳＩＭＤ
　（Ｓｉｎｇｌｅ　−Ｉｎｓｔｒｕｃｔｌｏｎ　Ｍｕｌ
ｔｉｐｌｅ　−Ｄａｔａ　Ｓｔｒｅａｍ　）で示される
第１のモードでは、データ交換は総ての基本的プロセッ
サに対して単１の命令がデータ速度を指定する同期モー
ドで行なわれる。性能の向上は、同一の命令を実行する
ために非常に多くの処理装置を設けることで達成される
。ＳＩＭＤモードで操作が設計された機械を使う際は、
従ってスカシの代りにデータテーブルまたはベクトルに
基づいて仕事ができる。例えば単１の命令は、１つのテ
ーブルに属する数の幾つかのシリーズにおいて操作を行
なうことができる。

略語ＭＩＭＤ　（Ｍｕｌｔｉｐｌｅ　−Ｉｎ５ｔｒｕｃ
ｔｉｏｎ　Ｍｕｌｔｉｐｌｅ　−Ｄａｔａ　Ｓｔｒｅａ
ｍ　　）で示される第２のモードでは、性能の向上は異
なつ次処理装置を用い異なったプログラムに属する複数
の命令を実行することにより達成され、これらの命令は
同時にかつ異なるデータに基づき実行される。然るに、
ＭＩＭＤモードで操作するシステムは多くの現実的な困
難を伴ない、それは総ての処理装置間に共用されたデー
タにアクセスする処から生ずる衝突の整理に関するもの
、用いらるべき資源や同期メカニズムの効果的管理に関
するもの、および同時発生の処理事務の管理などに係る
。これらの困難は、自然と性能の著しい低下を引き起こ
す。

前記二つのＳＩＭＤとＭＩＭＤモードは先験的に相補的
なものとして表われるが、これら二つの技術間の比較は
明らかな相反性を指摘するもので、第１のシステムはよ
シ早いデータ速度を達成する可能性を与え、また第２の
システムは最大の数の命令の実行を可能にする。ＭＩＭ
Ｄシステムの使用に際して、もしも処理装置に共用され
る共用メモリへのアクセス間に何等の衝突もなければ、
プログラムの並列実行から実際に大きな可能的利得が得
られるだろう。これに対しＳＩＭＤシステムは、同一の
操作だけが同時になされるため命令の順序付けに関しよ
シ確実であっても、上述の明らかな制限ハ、データへよ
シ効果的な並列アクセスヲ保証する目的上で両システム
にょシ有用な評価に変わるだろう。

〔本発明の概要〕

本発明の目的は、前述の不都合をよシ減少させ、また特
に夫々のプ日セッサを８ＩＭＤモードで動作させるＭＩ
ＭＤ方式でのメモリアクセス衝突を回避するものである
。

この目的のため本発明は、１つのメモリと他とは相互の
関係で非同期操作で設計された複数のデータ処理装置間
の、データブロックまたはベクトルの同時伝送システム
を目標としている。本発明の顕著な特徴は、該メモリが
それぞれｑ記憶位置の物理アレイの任意の全数ｎを含ん
でいる記憶論理アレイの全数Ｎから成っておシ、システ
ムは記憶アレイと前記処理装置間の接続を行なうために
メモリと処理装置間に挿入された相互接続ネットワーク
を有しておシ、また該システムは、接続ネットワーク中
の接続導線および夫々がデータ処理装置で制御される１
つまたは複数のアドレス論理装置を制御する制御論理装
置を有しておシ、該アドレス論理装置は夫々の装置がア
クセスを要求すべくメモリ位置をアドレス指定し、かつ
対応する位置に含まれるデータのブロック転送（ｔｒ４
ｎｓｆｅｒ）を実行する。メモリの前記Ｎ、ｎ物理アレ
イは、記憶位置の順序マトリックスベースを形成するよ
うに、自然整数０．・・・・・［（Ｋｎ）−１〕の順序
で並置され番号がふられる。物理アレイの夫々の記憶位
置はマトリック２ベースの行と列の交差点にあって、各
行は、メモリの第１の物理アレイ０に含まれる行のスタ
ートから同メモリの最終物理ア１／イＩ：（Ｎ、ｎ）−
１〕に含まれる行のエンドへ増加する自然数の順番で番
号がふられる。該メモリのすべての行のスタート位置は
、第１の物理アレイの中に位置している。夫々のアドレ
ス論理装置は、メモリ中のその順序数から物理アレイの
モジュロ（ｍｏｄｕｌｏ　）　（Ｎ、　ｎ　）アドレス
を計算することにより物理アレイ中の各位置のアドレス
を決定する手段を有している。制御論理装置は、データ
処理要求装置と転送さるべきデータブロックのスタート
のアドレスを含む論理アレイとの接続実行手段を有し、
また該制御論理装置は、メモリの論理アレイとデータ処
理装置間の各データ転送の終シに、データ処理要求装置
を次の論理アレイに連続的にスイッチするスイッチ手段
を有している。

本発明の利点は、総てのデータ処理装置の接続が、衝突
なしに同時に実用できる点にある。処理装置の連絡が１
度実行されると、全データブロックま尼はベクトルの転
送が、ブロックまたはベクトルの最終データ項目の転送
まで割込みなしで継続する。さらに本発明によるシステ
ムの配置は、メモリの総ての物理アレイの最大の利用が
達成され従って一定のデータ速度で相互接続ネットワー
クの操作が可能になるという利点も有している。

本発明の他の特徴は、以下の説明ならびに添付図面によ
ってよシ明らかになるであろう。

〔具体例〕

第１図に示されたデータ転送システムは、鎖線で示され
た矩形の中にメモリ１を含み、該メモリはＢＬｏ、　　
ＢＬ、、・・・・ＢＬＮ−ｔ＊　ＢＬＮ−１のＮの処理
アレイに分割され、夫々１ｏから”Ｎ−１の参照番号で
表わされた矩形中に位置している。本図に示されたシス
テムはまた、夫々がＰＯＵＯ，ＰＯＵＩ　−、、。

ＰＯＵＰ、およびＰＯＵ、で表わしたＰ＋１個のデータ
処理装置のアセンブリを含み、夫々が２゜、２、。

・・・・２．、、２．で示された矩形の中に表わされる
。

相互接続ネットワーク３は、処理装置２゜から２Ｆと論
理アレイ１ａからｌＮ−１間の接続を行なう・相互接続
ネットワークは制御論理装置４によって制御される。夫
々ＰＡ０．　ＦＡ、・＃　＠　１１　Ｐ　ＡＰ、　ｊ　
Ｐ　Ａｐおよび参照符号５ｏかも５Ｐで示されるアドレ
スプロセッサが、メモリ１のアレイから抜出しされるべ
き各要素のアドレスの計算を行なうためにメモリ１のア
ドレス入力に接続される。夫々ＯＯＭ　Ｉ　ｏ　、　Ｏ
ＯＭＩ　ｔ・・・−００ＭＩ、、　、　ＯＯＭＩＰ　　
の表示で６０から６Ｆまでの番号が付された矩形中に示
された抜出しデータ再配列装置６が、メモリ１から抜出
しされたデータをそれらがメモリ１に記載された順番に
再配列すべく、相互接続ネットワーク３と処理装置ＰＯ
Ｕｏ、　ＰＯＵＩ・・・・ＰＯＵＰ　間に挿入される。

本発明によれば、メモリ１の論理アレイへの分割は、総
ての処理装置によってメモリの記憶アレイへの並列アク
セスを可能にする。この並列化は相互接続ネットワーク
手段が、各論理アレイを与えられた瞬間に単１の処理装
置へ接続することで達成される。然しなから、各論理ア
レイは物理アレイまたはいわゆるパイプラインシステム
のｆｉｌｎを含むことができ、それで各論理アレイが前
記二の物理アレイ中ヘユの連続したワードまたはデータ
を記憶できるようにする。メモリスペースの物理アレイ
、および論理アレイへのサブ分割の１例を第２図に示す
。

第２図に示されたメモリ１のスペースは、２５の列とｑ
の行Ｌｏからり、−０の交差点に配置された２５×ｑ記
憶位置のマトリックスの形をなしており、ｑの並置メモ
リ位置の２５の物理アレイで実体化されている。夫々の
行は公差ｌを持つ算術数列の順番で番号がふされた２５
のメモリ位置から成シ、行のスタートを表示する各位置
の番号は、前の行のエンドを表示する位置の最終番号に
１の単位を加えて得られる。行Ｌ０は０から２４まで番
号がふされた位置を含み、次の行Ｌｌは２５から４９ま
で番号がふされた位置を含み、最終行Ｌｑ−８は２５（
ｑ−１）から２５ｑ−１と番号がふされた位置を有する
。本発明によるデータ伝送の操作モードを図示するには
、第２図を参照し次のように考えればよい。すなわちあ
る瞬間に１つの処理装置はメモリスペースから、７０倍
数の番号を有しかつＮｏ　Ｏのアーテイクル（ａｒｔｉ
ｃｌｅ　）またはディタム（ｄｓ＋ｔｕｍ）でスタート
するメモリ位置に含まれる総ての１７−チイクルス゛ま
たは“データ”を抜出そうとする。この場合該処理装置
ははじめＮ”　　０の第１のアーテイクルの位置するア
レイＢＬ、に接続されなければならず、次に７の倍数で
あ＃）また番号が第２図に示すような小さい円で囲まれ
た番号の総てのアーテイクルズを抜出すために次の論理
アレイＢＬ、からＢＬ、へ連続的に接続されなければな
らない。論理アレイＢＬ０からＢＬ、の最初の読取υの
間に、処理装置は各物理アレイによって送信される第１
の要素またはアーテイクルズを１−次抜出すが、換言す
れば０，１２６．７７．２８゜１５４・・・９８及び４
９と番号がふされた位置に相当するアーテイクルズ′！
１′たけデータの順である。

この初期の読取り操作が終ると、処理装置は論理アレイ
ＢＬ、を離れ、それから同順列に従ってさらに論理アレ
イＢＬ０の読取りへと戻り、それから更に位置番号１７
５，３０１．２！５２，２０３゜３２９・・・２７３及
び２２４のアーテイクルズまたはデータを第２の回転の
間で抜出しすべく、順次に論理アレイＢＬ、、　ＢＬ意
＋　ＢＬａｒ　及びＢＬ、へと移行する。ベクトルまた
はデータブロックを構成するデータまたはアーテイクル
ズのそのセットが完全に転送されていない限シは、こう
して上述の原理による単１の処理装置によって、複数の
論理読取からの抜出しベクトルはベクトルまたはスカシ
の級数からなり、そこではメモリのアドレス順序は次の
関係を満足する等差数列である。

Ａｋ＝　Ａｏ十ｋ　Ｒ（１）ここでＡｋ、Ａｏ、ｋ及びＲは、ベクトル中の第にアー
テイクルまたは第ｋ　ディタムのアドレスを示し、Ａｏ
は第１アーテイクルまたはベクトルの第１デイタムのス
ターテングアドレスを示し、ｋはアーテイクルまたはベ
クトル中のディタムのオーダすなわち順序番号を示し、
またＲはレイシオ（ｒａｔｉｏ、公差、ｃｏｍｍｏｎ　
ｄばｆｅｒｅｎｃｅ　）を表わす。同じアドレス指定原
理を採用することで、他のベクトルがこうしてメモリか
ら、異なる論理アレイで同時に作動する他の処理装置に
よって抜出しされることが可能である。これらベクトル
は、異なったスターティングアドレスと異なったレイシ
オで定義されよう。

第３図は、複数の論理アレイで複数の処理装置が相互接
続される実施例を示す。本図の実施例では、接続通路は
１つの相互接続ネットワークで行なわれ、該ネットワー
クは、夫々参照文字Ａ、Ｂ。

０、　Ｄ、　Ｆｉ、　Ｆ、　Ｇで示される複数の処理装
置を平等に、参照番号０，１，２，３，４．５及び６で
夫々示されるメモリの７つの論理アレイに接続すること
が可能である。構成７の場合では、ある瞬間ｔｏで、処
理装置人及びＣが夫々論理アレイ０と３に接続されてい
る。構成８に相応する続いての瞬間１１では、処理装置
Ｂは論理アレイ０にアクセスを要求するが、処理装置人
は論理アレイ１に接続されておシまた処理装置Ｏは次の
論理アレイ４に接続されている。構成９に相応する続く
瞬間ｔｔでは、処理装置Ｂの論理アレイ０へのアクセス
が可能であシ、処理装置Ａ及び０は夫々次の論理アレイ
２及び４に接続され、また処理装置りは論理アレイ３へ
のアクセスの要求を行なう。構成１０に相応する瞬間ｔ
１においては、処理装置Ａ。

Ｂ及びＯは夫々論理アレイ３，１及び６に接続されるが
、処理装置りの論理アレイ３への接続の実行は、該論理
アレイ３が処理装置Ａによってそのアレイ中に含まれる
データの抜出し作業に従事しているので一時停止される
。続く構成１１に相応する瞬間−では、処理装置りの論
理アレイ３への接続は可能になるが、その理由は、論理
アレイ３がこの瞬間において次の論理アレイ４に接続さ
れる装置人から解除される事に帰因する。

この操作上の順序の各連続的スイッチングの瞬間におい
て、すでに１つの論理回路に接続されたすべての処理装
置は、各々前記処理装置によシ指定された第１の論理ア
レイからスタートする回転木馬１ターンステルｔｕｒｎ
ｓｔｉｌｅ　”と同様なやり方で次の論理回路にそれぞ
れ接続され、アクセスは、もし処理装置により要求され
る論理アレイが自由のときだけ可能になる。データ転送
が終ると、この転送操作に含まれる処理装置は接続から
離される。アクセスの衝突の潜在的危険に対して防御す
るために、制御論理４は各々の処理装置から発する総て
のアクセス要求を管理し、一方ターンステルでの処理装
置のアクセス法則に順応することを保証する。特に本発
明で考慮されるシステムでは、第１のアクセス法則は、
すでにターンステルに従事している処理装置が、論理ア
レイに対し優先クレーム（ｐｒｌｏｒｉｔｙ　ｃｌａｉ
ｍ　）を必然的に持ツコとで、また該アレイは同一の論
理アレイを通してターンステルに入ろうと望んでいる他
の装置に関して占有していることである。

第２のアクセス法則は、少くとも２つの処理装置が１つ
で同じ論理アレイにアクセスを望んでいる際は、このア
クセス社トップのｉｌ先（ｔｏｐｐｒｉｏｒｉｔｙ　）
　ｆ持つ装置へ始めに許可されること、を特定する点で
ある。前記第２のアクセス法則は、この優先がシステム
の各特別の構成についてそう撮舞う形式を自然に定義す
る。

最後に第３のアクセス法則は、衝突することない総ての
アクセス要求を同時に満足させることにあるＯ他のアクセス構成に対するこれらの法則の適用が、相互
接続ネットワークの構成１２かも２１までの実施例で第
３図に示されておυ、これらの表現はよシ詳細な説明の
必要がない程十分明瞭であろう。メモリが並置物理アレ
イで組織され、従ってこのようにどのメモリ位置もマト
リックスの行と列の交差点でのみ検知されかつアドレス
され得るマトリックス構造の前記アレイで作動される理
由と、また本発明によるブロックアドレスシステムでは
、各ベクトルまたはデータブロックのデータまたはアー
テイクルズを含むメモリ位置が、メモリの各行に沿った
メモリ位置の等差数列アドレスを満足するアドレスによ
ってのみ知られるという理由とから、本発明による伝送
システムの夫々のアドレスプロセッサ５゜から５Ｐは次
のような機能、すなわち夫々の処理装置で既知の等差数
列アドレスを、抜出しされる各ディタムまたはアーチク
ルへこれらを含みかつその位置を物理アレイ中に持つと
ころの物理アレイを指令するアドレスへと変換させる機
能である。

第２図に示されるメモリ空間の構成を再び参照すると、
どのアレイがメモリ中でその位置番号の既知なアーテイ
クルまたはディタムを含んでいるかを決めるに役立つ変
換操作は、メモリ中に含まれる物理アレイの数の算術的
モジュロ（ｍｏｄｕｌｏ　）の操作である。それで第２
図の要素１４７の場合では、操作１４７モード２５は結
果２２（２２は番号１４７を番号２５で割った際の残シ
である）を生じ、該数値２２は要素１４７が位置してい
る物理アレイの番号に相当している。アレイ中のこの要
素のアドレスを得るためには、整数１４７を整数２５で
割るだげでよく、この場合面として５を生ずるが、これ
は例えば、要素１４７をメ゛モリに記憶しかつ第２図で
はメモリの行５に記憶するために論理アレイＢＬｏ　ｅ
　ＢＬａヘスウィーブするのに必要だった回数に該当す
る。

従って各々のアドレスプロセッサの重要な機能は、随時
メモリから抜出しされるデータまたはアーテイクルにつ
いて、物理アレイの数のそジュロによυ第１のアーテイ
クルまたは第１のディタムの番号を迅速に割シ算するこ
とである。単１の割シ算が抜出しの初期化に必要である
というのは、単純な加算がそれ以降において次のデータ
またはアーテイクルズの抜出しを行うのに十分であるた
めである。実際もしＸとヱとが、同じベクトルまたはブ
ロックから抜出されるべき２つの要素またはアーテイク
ルズの番号を示し、かつこれらが２５の物理アレイを含
むメモリの同一物理アレイ中に記憶されるものとすると
、これらの数は次の関係を証明する。

ｘ　　ｍｏｄ　　２５　　＝　　ｙ　　ｍｏｄ　　２５
　　　　（２）従がって　ｘ−ｙ＝ａ、　２５　　　　
　　　　（３）ここで１は、自然整数である。

これらの要素または属性はまた、抜出しされるべき要素
の同じファミリに属するために、これらはまた次の関係
を証明する。

ｘ−ｙ＝ｌ）、　’ｔ　　　　　　　　　（４）ここで
互もまた正の自然整数である。

その結果　　２５ａ＝７ｂ（５）２５と７は通約できない数であシ、また次の関係を証明
するのでａ−７０（６）また　　　ｂ＝２５ｃここで旦はまた正の整数である。

その結果、もしも抜出しされる。ｔｈ要素が、アドレス
口でアレイ上の中にあれば、（、ｊ＋ｂ　）ｔｈｈ要素
もまたａｊ＋ａアドレスで７レイ１の中にあるというこ
とが可能である。こうして例えば、ここでｃ＝１．ｍｊ
＝０．ａ＝７およびＢ−２５と考えれば、第２図の番号
７がら抜出しされるべき第２の要素はアドレス０であシ
、ｔ７’ｃ２＋２５Ｘ１＝ｈ２７　要素（番号１８９）もまたアレイ７中にある。

第２図に示される形の２−次元メモリで述べたアドレス
原理は、３−次元メモリへ当然延長できる。どちらの場
合でも抜出しされるべきアーティクルのアドレス移転（
ｍｉｇｒａｔｉｏｎ　）は、常にＡ１６＝ＡＩ十に、Ｒ
（７）関係によって決定される。ここでＡｋはｋｔｈ転
送要素のアドレスで、ＡＩは最初の転送アドレス、また
Ｒは数列ｉｐのレイシオ（公差）である。

例えば、２−次元表の中のスターテングアドレスＡｍか
らの行抜出しの場合では、アドレス移転はアドレス要素
の転送によって実行される。

Ａｉ＝Ａ、十に、Ｉ、ここでＩは表の１つの列のサイズである。

サイ、（ＩＸＪＸＫの３−次元表の場合では１っの行の
移転はアドレス数列Ａ’ｙ　＝　ＡＩ　＋　ｋ、　（Ｊ
、　Ｋ　）に帰着し、またこの場合レイシオはＲ＝Ｊ、
Ｋに等しくなるだろう。

Ａ（１：Ｉ、１：Ｊ、１：Ｋ）によシ定義された正規直
交の方向ｉ、Ｊ、ｋに関して提出された３−次元表から
平面人を抜出しする目的で、もし平面Ａが２つの正規直
交の方向１．　　Ｊに平行でかつ座標Ａ（ｉｄ　：　ｉ
ｆ、　ｉｄ　：　Ｊｆ、　ｋ）を持つならば、実際の操
作は、レイシオＲ＝１を持ちまた振幅Ｉ−（ば−１ｄ）
を有する飛越しによシ分離される前記平面の隣接要素の
数列を抜出しすることにある。

一方もし平面Ａが方向（１，ｋ）に平行で、かつ座標人
（Ｉｄ　：　Ｉｆ、　Ｊ、　ｋｄ　：　ｋｆ）を有すれ
ば、実際において抜出し操作は、レイシオＲ＝１を持ち
また振幅Ｉ−（１ｆ　−１ｄ　）＝Ｊ、　Ｉを有する飛
越しによシ分離される要素の数列を抜出しすることであ
る。

従ってこれらの移転を行なうためには、これらの場合そ
れらのレイシオ（公差）を有するアドレスシーケンスを
決定する必要があシ、該レイシオハ各々のシリーズにお
ける総ての移転シーケンス、飛越しの振幅、およびスタ
ーテングアドレスＡ、において同一である。従って方法
は、各々の完全な移転を同一の仕様で処理されるサブア
センブリにスプリットアップ（ｉｐＨｔｔｌｎｇ−ｕｐ
　）することにある。夫々の処理サブアセンブリでは、
計算は、移転が開始する際の物理アレイの番号の決定、
各物理アレイの転送開始アドレス、およヒ同−アレイ上
の２つの連続するアクセス間のアドレスピッチの決定の
ために行なわれる。転送物理アレイのスタート番号とア
ドレスピッチに基づいて、計算は各アレイで開始アドレ
ス即ちＡｄｘの決定を可能にし、この計算はアドレスプ
ロセッサによって各アレイごと局所的に実行される。各
論理アレイに接続されている各アドレスプロセッサは、
必要とあれば各サブアセンブリの始めに、同期を伴なっ
た非独立的様式で移転要求を満足させるものである０処
理装置に関しては、それから抜出しデータが、メモリか
ら抜出しされる表の論理順序で交換されなければならな
い。抜出しの場合に関係なく、移転は常に処理装置によ
る実行から始まシ、該処理装置は、要求を５Ｆｉｌ　＝
　（Ａｉ、　ＫＥＥ　（１、Ｋｍａｘ）。

ＡＪ５＝Ａｘ十ＫＢ　）の形の関係で定義されるアドレ
ス要素のサブアセンブリ８Ｅ＋にスプリットアップする
準備段階の移転を行なう。この段階において、処理装置
はレイシオＲ９数値Ｋｔｒｌａｘおよび２つの連続する
サブアセンブリ８ＦｉｌとＳＥ、＋□間の飛越しの振幅
五などを決定する。

飛越しの振幅見は次の関係で定義される。

ａ＝（Ａ＋）ｓｚｌ、、（Ａｘｍａｘ）ｓｉｃｔ夫々の
サブアセンブリＳ□において、移転はそれから３つの別
個のステップ、即ち初期化ステップ（１ｎｌｔｉａ１１
ｚａｔｌｏｎ　５ｔｅｐ、　Ｉ）　、転送ステップ（ｔ
ｒａｎｓｆｅｒ　５ｔｅｐ、　Ｔ）およびシーケンスス
テップ（ｓｅｑｕｅｎｃｉｎｇ　５ｔｅｐ、　Ｏ）にス
プリットアップされる。

転送の方向に依存して、前記諸ステップは同一の順序で
は起こらない。メモリ１からある１つの処理装置への移
転の場合は、前記ステップはＦＩ）　−ＦＴ）−（０）
の順序で行なわれ、また処理装置からメモリ１の方向で
移転方向を考えると、ステップの順査は（Ｉ）　−（０
１−ＦＴ）の方向である。

初期化は転送アドレスのスタートと各物理アレイに関す
るレイシオの計算に相応する。シーケンスはインデック
スの論理順序から１つの記憶セグメント中の物理順序へ
の変換に相当する。

初期化ステップは、各々の物理アレイについて移転また
は転送開始アドレスＡ、ｄ　ｘを計算することである。

記号Ａｄｂが物理アレイアドレスワードＢｄｂによυ定
義される移転開始アドレスを示し、また記号ａｂｄがア
レイの中の１つのワードのアドレスを示し、さらにＲが
几”’ｐＪ＋８　　を伴なう移転に含まれるアレイのア
ドレスレイシオを表わすならば、ただしこの場合１は物
理アレイにおける変位（ｄｉｓｐｌａｃｅｍｅｎｔ）　
ｋ、また旦はアレイ中における変位を表わすとすると、
最初の計算はレイシオＲとアレイＤの数の第１の公倍数
を決定するために行なわれる。もしＰが得られた最小公
倍数（ＬＣＭ）とすると、該Ｐの数はレイシオ几により
互と次の関係がある。

Ｐ＝Ｊ、　Ｒ＝に、　ｂここでＰは移転に含まれるアレイの数を与え、またＫは
１つのアレイにおけるアドレスピッチを与える。レイシ
オＲが、論理アレイＢＬ数の倍数か、論理アレイＢＰに
ついての物理アレイの数の１つの倍数か、または物理ア
レイＢの全数の倍数であるかに従って、そこではＪが次
の三つの値Ｊ＝−！ｌ！−Ｊ一旦またはＪ＝１のうちの
１つと考えｂｔ’　　　　　ｂｐることかできる。すべての場合において、移転速度は香
の割合で減少するであろう。

この反対にもし几とｂが通約できぬ数であれば、Ｊ＝ｂ
であシ、移転速度は僅かであって互要素のセグメントの
中で起と９、この場合には几に等しくなる。このような
条件下では、もし次の関係が満足されればアレイＸが関
与する。

Ｃ（Ｂｄｂ−Ｘ）、　Ｊ　〕ｍｏｄｕｌｏ　　ｂ　＝　
０関係している物理アレイＸ中の転送開始アドレスＡｄ
ｘは、それから次の加算によって計算される０Ａｄｘ＝
Ａｄｂ＋に、ｐ＋（Ｋ、ｓ　）／ｂまた　ｋ＝〔（Ｘ−
Ｂｄｂ　）、　ｓ　　］　ｍｏｄｕｌｏ　ｂ。

転送開始アドレスまたは移転開始アドレスの計算用アド
レスプロセッサの構成実施例が、第１図の参照図に示さ
れる。第１図に示されるアドレスプロセッサは、２つの
プログラマブル・リードオンリメモリ（ＰＲＯＭｇ　）
　　２２．２３．倍率器回路２４゜１つのモジュロ互演
算器２５，１つのモジュロ共加算器回路２６，２つの倍
率器２ち　２９，３つの加算器回路２８，３０，３２．
および１つのデイバイダ回路３１とから成る。２つのＦ
ＲＯＭ　２２゜２３と２４から２６の回路で構成される
アセンブリは、物理アレイＸにおいてアドレス擬木Ａ、
ｄ　ｘの論理順序とを持つ数値の計算を実行する。ＦＲ
ＯＭ２２はアドレスワードＢｄｂによシアドレスされ、
差Ｘ　−ＢｄｂＱ表を持つ。ＦＲＯＭ　２３は物理アレ
イ中にシフ）ｓの逆数の表を持ち、シフト見ワードによ
りアドレスされる。倍率器回路２４は演算（Ｘ−Ｂｄｂ
）、　ｓ　　を行ない、また倍率器回路２４の出力と加
算器回路２６のオペランド入力との間で一体化されたモ
ジュロ監演算器は、物理アレイＸにおいて要素の論理順
序にの数値を得るためにモジュロ旦演算を行なう。回路
２７．２Ｂ、２９゜３０．３１および３２は、回路３２
の出力にお−１て要求されるアドレスＡｄｘを生成する
目的で関数Ｃ（Ｂｄｂ＋ｋｓ　）／ｂ　］＋ｋｐ＋Ａｄ
ｂを実行する。

各々のアドレスプロセッサにより行なわれるアドレス処
理を実行するために、相互接続ネットワークのスイッチ
がはじめ、処理装置によって要求される通路の上で制御
論理４によ、ｂｔかれる。制御論理４の機能は、各々の
要求装置が一方においてはメモリ１にアクセスする、即
ちアクセスを要求している要求装置が対象のスターテン
グ論理アレイにアクセスし、また一方では、要求装置が
実行を要求しているアドレス移転を行なう目的で前に説
明したターンステル原理により次の論理アレイをアクセ
スすることを保証することである。

ｇ５図に示された制御論理は、アクセス上の術突を回避
すべく処理装置からの総ての要求の管理を可能ならしめ
、またイの操作は本明細書で先に述べた三つのアクセス
法則に従う。第５図に示した制御論理は、鎖線で示す矩
形の中の解読論理装置（デコ、−デング・ロジックユニ
ット）３４を有し、該回路３４はバッファレジスタ３５
を持ち、３７および論理アレイの数値計算用モジュロ計
数器３８と一体になっている。解読論理装置３４はさら
に、接続論理アレイの数値のための解読器３９を有する
。要求解読器３６は、０かも６番まで付された出力にお
いて、他方で夫々参照番号４０、から４０−を付された
６つの優先コーグ（ｐｒｌｏｒｉｔｙ　ｃｏｄｅｒｓ＋
　）の各々の入力と接続される。優先コーグ４０゜から
４０．は、夫々その出力において、参照番号４１ｏから
４１１を夫々付された優先デコーダの入力と接続してい
る。また優先デコーダ４１゜０各出力は占有アレイ４２
のｏｎｌ＆理回路の入力に接続されている。そのほか接
続アレイ番号の解読器３９の出力は、受信された要求の
ためのＯＲ論理回路４３の夫々の入力に接続される。第
５図に示した構成実施例は、バッファレジスタ３５を中
介として、参照番号ＰＯＵＡで示す処理装置と一体とな
っている唯一つの解読論理回路３４を示している。しか
し上述の型の他の解読論理装置が、制御論理回路４を本
発明に従って伝送システムの他の装置の夫々（例えば、
ＰＯＵ、からＰＯＵＤ）へ接続するために必要なことは
、容易に理解されよう。

第５図に示される制御論理の操作は次のようである。解
読論理装置３４と一体化している処理装置ＰＯＵムが、
アクセスのための各要求を、バッファレジスタ３５の中
のメモリ１のスターテング論理アレイに入力する。該要
求は、スターテング論理アレイの番号であって、かつ第
５図の構成において７つの論理アレイのアドレス指窺を
可能にさせるべくコード化された番号を含む。前記要求
はまた、メモリ１と処理装置ＰＯＵＡ間のデータまたは
アーティクルズの転送方向を示すビットを含み、さらに
接続制御ピットを有する。要求された論理アレイの番号
は要求解読器８６によって解読され、要求Ａｉは０番か
ら６番までの導線の１つを通って優先コーグ４０゜から
４０．の１つに達する。また該優先コーグはその有する
他の入力において、例えばＰＯＵＢからＰＯＵＤのよう
な他の処理装置と一体になった他の解読論理装置によっ
て送信された他のアクセス要求〔旧〕Ｔ−０，［：Ｏｉ
〕に。、〔Ｄｉ′３ｉ−０などを受入れる。各々の優先
コーグ４０ｏから４０６は、最も高い優先の要求を選択
し、それを前記要求を解読する解読器４１ｏから４１＠
の相応する入力へ送信する。このようにして、占有アレ
イのＯＲ論理回路の入力において、受信された処理装置
の要求を表示することを可能にする。、ＯＲ回路４２は
、総てのアクセス要求を並行して処理する。嬉５図にお
いて、もし処理装置ＰＯＵムの接続の要求が受信される
と、占有アレイのＯＲ論理回路４２はアクセス要求フリ
ップ７ｐツブ３７をリセットし、また該フリップフロッ
プは接続の肯定をその出力の１から処理装置ＰＯＵ、の
方へ送信する。処理装置ＰＯＵ□の要求は、前記接続肯
定によって要求解読器３６のレベルにおいて禁止され、
それからは何らの目的にもサービスしない。論理アレイ
の数値のモジュ日計数器３８は、スターテング論環アレ
イの数値で負荷される。該モジュロ計数器３８は、前述
したターンシルを表現する。前記計数器は論理アレイの
各変化において、総ての論理アレイで実行される同順列
の方向に加増され、従って総てのアレイに対して円形の
シフテングによシモデル化されたアクセスが得られる。

他の解読論理装置３４の中の論理アレイ数値用の総ての
モジュロ計数器３８の内容は、他の論理解読装置３９の
接続（または占有）アレイ用の数値解読器３９によって
解読され、かつ該内容が、その出力において占有または
接続アレイのリストを送信するＯＲ論理回路４３の入力
へと適用される。

第２図の抜出し例に戻ると、メモリから抜出しされた要
素またはアーテイクルズは無差別に（即ち非順次の順序
で）送信され、例えば第１のターンでは、各物理アレイ
の第１要素の抜出しは、アーテイクル６，１２６．７７
．２８，１５４．・・・９８及び４９のシリーズを送信
している。利用できるためには、抜出しアーテイクルズ
のシリーズのどれもが、順次の順番で再記憶されねばな
らず、この操作は第１図の再配列装置６ｏから６．によ
り第６図に示された方式で実行される。

これらの再配列を行なうためには、各処理装置と一体化
された再配列装置が１つのメモリと共に準備され、以後
に述べる再配列メカニズムの説明のため、該メモリは５
つのメモリアレイに配分された２５のデータワードを受
入れるため第６図のような構成となる。第６図の例では
、メモリ１かも抜出しされた番号のリストは表の第１行
に表われる。該リストは第２図で示された抜出し例の抜
出しアーテイクルズのリストに該当する。第６図の第２
行は、メモリ１から抜出しされたアーテイクルズの順次
番号を含む。第２と第３行は、再配列装置のメモリの中
の到着アドレスと到着アレイのリストラ示す。第６図で
は、再配列装置のメモリの中のアーテイクルの到着アド
レスは、アーテイクルの順次番号に基づいて得られたモ
ジュロ−５操作により得られ、また到着アレイ数は順次
番号を５で割ったものと等しい。図示した例では、要素
Ｎｏ１５４は順次番号２２を持ち、またその到着アレイ
は２２を５で割って得られてそれは数４を与える。該要
素の到着アドレスは、順次番号２２に基づくモジュロ−
５操作を行なって得られ、それは順次番号２２を５で割
った際の剰余、即ち数２を与える。

第６図に示されるメカニズムに従うと、再配列装置のメ
モリは、到着アーテイクルズの転送の５つの連続した瞬
間の最後に充満される。メモリは１＝１．の瞬間に最初
の５つのアーテイクルズ０゜１２６．７７．２８及び１
５４を受信し、またこれらのアーテイクルズを前述の方
式に従って到着アレイに示されたアドレスへ記憶する。

それから該メモリは１　＝　１．の瞬間に次の５つのア
ーテイクルズを同じ方法で受信しかつ記憶し、’ｌ＋　
　’４＋及びｔｌで次の５つのアーテイクルズを受信し
かつ記憶し、ここで全数２５のアーテイクルズが集めら
れる。瞬間ｔ―の後に、記録されたアーテイクルズは、
その再配列装置のメモリの処理装置’を用いレイシ第１
でアドレス移転を行なって読取られる。

第６図の瞬間１．で記憶されたアーテクルズについてこ
の読取り操作を行なうことで、処理装置は、こうして読
取られたアーテイクルズをメモリ１にあった配列と同じ
順序で正しく置換されることを実現させ得る。

再配列装置の構成の一例を第７図に示す。この図に示さ
れた装置は、スイッチングネットワーク４８を中継する
２つのメモリ４６．４７と一体化し九アドレスと制御メ
カニズム４５と、アドレスレジスタ４９とを含む。該ア
ドレス二制御メカニズム４５は、アドレス計数器（アド
レスカウンタ）５０とアドレス計算装置（アドレス・コ
ンビュテーションデバイス）５１を含む。ダイレクテン
グ（ｄｉｒｅｃｔｉｎｇ　）装置５２はデータのスイッ
チング機能を有し、スイッチングは再配列装置と一体化
した処理装置と該再配列装置のメモ１Ｊ４６，４７との
間で行なわれる。第７図の構成実施例では、メモリ４６
．４７は４９ワードの７つのメモリまたは記憶アレイ中
で機能化され、かくして４９ワードの７倍のマトリック
ス中での再配列を可能にしている。

メモリ４６．４？のアドレス指定は、メモリ１のアドレ
ス指定と同様の方法で行なわれる。前例のように、アレ
イ中の１つの要素のアドレスは、レイシオｇと互アレイ
から抜出しされる要素のスターテングアドレスＡｄｂか
ら決定される。抜出しされる１つの要素のアレイのアド
レスは、次の関係で定義される。

Ａｄｘ＝（人ｄｂ＋に８　）　　ｍｏ＜Ｉｕｌｏ　　ｂ
ここでＫは抜出しされる該要素の論理順序を表わし、ま
たＫは各アレイにおいて次の関係で定義される。

Ｋ＝　Ｃ（Ａｄｘ　−Ａｄｂ　）、　８　　、ｌ　ｍｏ
ｄｕｌｏ　ｂ２つのアレイが隣接アドレスＡｄｘとＡｄ
Ｘ＋１とを有する場合は、Ｋの値は次のようになる。

Ａｄｘ−＋に＝　〔（Ａｄｘ−Ａｄｂ）、８　　）１　
ｍｏｄｕｌｏ　ｂまた人ｄｘ＋１−＋に＋１＝［：　（人ｄＸ＋１−人ｄｂ）
、８　　　：］、ｍｏｄｕｌｏ　　ｂさらに　Ｋ＋１　
＝　（Ｋ＋　８　　）、　ｍｏｄｕｌｏ　ｂ第７図の場
合は、互は４９セルの７つのアレイから成るメモリ４６
．４７の機能化に相応する７の倍数であシ、アレイの数
を示す数値〔幻〕管の各々は反復する関係で示される。

Ｋ、　（（Ｋ＋８＝））ツ、　（（Ｋ＋２．８−１渓ｔ
−−（（Ｋ＋７８　））ｒアレイの中の各７−チイクル
のアドレス旧／７を決めるためには、アレイの番号をア
レイの数のモジｚ　’Ｈｌ）　、即ち第７図では７でも
って割シ算すればよい。

アドレス−制御メカニズム５１の一例を第８＾図と第８
Ｂ図に示す。第８Ａ図に示されたアドレスメカニズムの
部分は、加算器回路５３１倍率器回路５４．プログラム
可能−読取シ専用メモリ（ＦＲＯＭ）５５．加算器回路
５７２図示の順番で直列に一体化されｆｃＰＲＯＭ　５
９．図示の順番で直列で一体化されたＦＲＯＭ　５６と
５８．およびＦＲＯＭ　６０ｍと６０１・・・・・６０
．１有している。アドレスＡｄｘ　、　Ａｄｂが減算器
回路５３の第１及び第２オペランド入力に夫々適用され
、該回路５３はアドレス人ｄｘ、Ａｄｂについて行なっ
た減算の結果を倍率器回路５４の第１オペランド入力に
適用する。

レイシオ五がＦＲＯＭ　５６のアドレス入力に適用され
、該ＦＲＯＭ　５６は表を用いて前記アドレス入力への
適用レイシオの逆数８　を、前記レイシオを倍率器回路
５４の第２オペランド入力へ適用すべく送信する。倍率
器回路５４によシ行なわれた乗法の結果は、ＦＲＯＭ５
Ｈのアドレス入力と加算器回路５７の第１オペランド入
力へ適用される。

Ｐｌ’ｔＯＭ　５５の出力は、加算器回路５７の第２オ
ペランド入力へ適用され、該回路５７はその出力から所
望の数Ｋｔ送信するＯ加算器回路５７で得られた結果は
その出力からＦＲＯＭ　５９のアドレス入力に適用され
、５９は、メモリ４６と４７のアレイ数りのモジュロに
よる前記ナンバにの割り算を表によって行なう。ＦＲＯ
Ｍ　５９はアレイＯへ相応するＫの値を送信する。この
Ｋの値は、ＦＲＯＭ６０１から６０−１の第１アドレス
入力へ適用されるが、これらＦＲＯＭは、剰余上のモジ
ュロ−７逆数のすべての表を持つＦＲＯＭ　５８の出力
によシそれらの第２アドレス入力でアドレスされている
。メモリｇｏ１から６０櫂は、加算［Ｋ＋ｓ−”］マ、
　〔Ｋ−１−１８−”］！・・・・・・ＣＫ＋ｔｓ−’
玲を行なうことのできる表を有しており、これら加算は
予め、メモリアレイの中の要素またはアーテイクルズの
記憶のための論理アレイの数を定義するように定義づけ
られている。

各々のメモリアレイの中に記憶されるアーテイクルズの
アドレスは、第８Ｂ図のアドレス計算装置により決定さ
れるが、該装置は、ＦＲＯＭ　６３□。

６３、・・・・・・６３．、６３．のアセンブリ、参照
番号６４１がら６４？で示されるモジュロ−４９加算器
回路のアセンブリ、スイッチング回路６５とレジスタ６
６とを有している。記憶装置またはメモリの７つのアレ
イに相応するアドレスは、加算器回路６４．から６４ｖ
の出力から得られる。６４１から６４りの加算器の第１
オペランド入力はＦＲＯＭ　ａａ、から６３丁の出力へ
接続されるが、該ＦＲＯＭｓは、モジュロ−４９の数値
８．２８　　・・・・・・６８　．７８の逆数を７で割
るための表を保有している０アレイ０に相応する番号に
、の７による商は、スイッチング回路６５とレジスタ６
６を中継して、加算器回路６４１から６４？の第２オペ
ランド入力へ適用される。加算器回路６４？の出力は、
メモリ４６．４７の中でアドレスの移転を起こすべく、
スイッチング回路６５の第２人力と接続される。

【図面の簡単な説明】

第１図は、本発明によるデータ伝送システムの構成原理
の概略図、第２図は、２５の物理アレイが同等に５つの
論理アレイに分配された構成をなし、かつ本発明に従か
いメモリからのデータの抜出しの原理を示すメモリの機
能化の一例、第３図は、処理装置と論理アレイの相互接
続の原理を示すダイアグラム、第１図は、本発明による
アドレスプロセッサの構成の一例、第５図は、制御論理
の構成の一例、第６図は、再配列装置のバックアメモリ
の中のデータの再配列の原理を表の形で示すダイアグラ
ム、第７図は、データ再配列装置の構成のダイアグラム
、第８Ａ図と第８Ｂ図は、再配列装置のバッファメモリ
のアドレスと制御のための装置構成のダイアグラムであ
る。１・・・メモリ、ＢＬ、〜Ｂ′ＬＩＮ−１・・・論理ア
レイ、３・・・相互接続ネットワーク、４・・・制御論
理、ＯＯＭＩ、〜００ＭＴＦ＝＝＝抜出しデータ再配列
装置、ＰＯＵｏ−ＰＯＵ。・・・データ処理装置、ＰＡＯ−ＰＡｐ・・・アドレス
プロセッサ、Ａ−Ｇ・・・処理装置、１〜６・・・メモ
リの論理アレイ、ｔｏ−ｔ、・・・瞬間時、２２　、　
２３−ＦＲＯＭ。２４・・・倍率器回路、２５・・・モジュロ互演算器、
２６・・・モジュロ互加算器回路、２７．２９・・・倍
率器、２８，３０．３２・・・加算器回路、３１・・・
デイバイダ回路、３４・・・解読論理回路、３５・・・
バッファレジスタ、３６・・・要求解読器、３７・・・
受入れフリップ７０ツグ、３８・・・モジヱロ計数器、
３９・・・解読器、４０゜〜４０１・・優先コーグ、４
１゜〜４１．・・・優先解読器、４２・・・占有アレイ
、４３・・・０几論理回路、４５・・・アドレス−制御
メカニズム、４６゜４７・・・メモリ、４８・・・スイ
ッチングネットワーク、５０・・・アドレスカウンタ、
５１・・・アドレス−制御回路、５２・・・ダイレクテ
ング装置、５３・・・加算器回路、５４・・・倍率器回
路、５６，５８，５９゛＝ＰＲＯＭｓ　０七＝交・″′＝病１１０義雄

Claims

【特許請求の範囲】

（１）データブロックまたはベクトルを、メモリと１つ
または複数のそれぞれ他に関しては非同期操作で設計さ
れたデータ処理装置間で同時伝送を行なうシステムであ
つて、 −各々が任意の全整数￥ｎ￥の物理アレイと￥ｑ￥の記
憶位置を含む全整数Ｎの記憶論理アレイから成る１つの
メモリと、 −前記メモリとデータ処理装置の間に、メモリアレイと
前記処理装置間を接続すべく挿入された相互接続ネット
ワークと、 −各々の処理装置がアクセスを要求し、かつ相応する位
置にあるベクトルまたはデータブロックの転送をメモリ
の位置にアドレス指定するデータ処理装置によりそれぞ
れ制御される１つまたは複数のアドレス論理装置の他に
、前記接続ネットワークの中の接続通路を、制御する制
御論理装置と、−記憶位置の順位を付されたマトリック
スベースを形成すべく並置され、かつ自然整数０、……
…〔（Ｎ、ｎ）−１〕の順序に番号を付されたメモリの
Ｎ、ｎ物理アレイであつて、物理アレイの中の各記憶位
置がマトリックスベースの行と列の交差点で位置づけら
れ、かつメモリの第１物理アレイ０に含まれる行のスタ
ートからメモリの最終物理アレイ〔（Ｎ、ｎ）−１〕に
含まれる行のエンドにわたるように自然整数の増加順位
に各行に番号が付され、メモリの総ての行のスタート位
置が第１の物理アレイの中に位置され、各々のアドレス
論理回路がメモリの中のその順次番号から該物理アレイ
のモジユロアドレスを計算することで物理アレイの各位
置のアドレス決定をする手段を有するものである該Ｎ、
ｎ物理アレイと、 −データ処理要求装置と伝送さるべきベクトルまたはデ
ータブロックのスタートアドレスを所有する論理アレイ
との間の接続実行手段を有する制御論理装置と、 −メモリの論理アレイとデータ処理装置間で各々のデー
タ転送の終りに、次の論理アレイに順次的に要求装置の
スイッチングを行なう制御装置と、から成る該システム
。
（２）論理アレイの中の物理アレイの数￥ｎ￥が１であ
る特許請求の範囲第１項に記載のシステム。
（３）メモリのアレイの数Ｎが、それ自身だけで割り算
できる通約不能の整数である特許請求の範囲第１項に記
載のシステム。
（４）メモリから抜出しされたデータの再配列装置を含
み、該再配列装置が各々のデータ処理装置と接続されて
いる特許請求の範囲第１項に記載のシステム。
（５）抜出しデータの再配列装置が、相互接続ネットワ
ークとデータ処理装置間に挿入されかつ各各が￥ｑ￥語
の￥ｐ￥アレイで夫々の場合で機能化される２つの再配
列メモリを有するものであり、アドレス−制御装置が、
メモリから引出した抜出しデータを前記メモリ中の前記
データの記憶の論理順位に記憶するものである特許請求
の範囲第１項に記載のシステム。
（６）物理アレイＮ＿ｘ＿ｎの数が、物理アレイの数と
レイシオＲとの最大の共通因子が優先因子の小さい数で
制限されるように決定される特許請求の範囲第１項に記
載のシステム。