JPS62165368A - Thin film transistor - Google Patents
Thin film transistorInfo
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
Abstract
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、アクティブマトリックス型液晶表示装置等に
利用することのできる薄膜トランジスタ（以下ＴＰＴ＝
Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒと呼ぶ）の
構造に関するものである。Detailed Description of the Invention (Field of Industrial Application) The present invention relates to thin film transistors (hereinafter referred to as TPT) that can be used in active matrix liquid crystal display devices, etc.
This relates to the structure of a Thin Film Transistor (called a Thin Film Transistor).
（従来の技術）
ＴＰＴを表示セル基板上に、マトリックス状に配列した
アクティブマトリックス型液晶表示装置は高品位の大容
量表示を可能とする表示装置であり、テレビジョン等へ
の応用が活発に行われている。以下、従来の液晶表示装
置に用いられるＴＦＴアレイ基板について説明する。(Prior Art) An active matrix liquid crystal display device in which TPTs are arranged in a matrix on a display cell substrate is a display device that enables high-quality, large-capacity display, and is actively being applied to televisions and other applications. It is being said. Hereinafter, a TFT array substrate used in a conventional liquid crystal display device will be explained.
第２図は、ＴＰＴ付加液晶表示装置のｌ絵素分の回路図
を示したものである。（１０２）はゲートバー電極、（
１０，５）はソースバー電極、（１０６）はドレイン電
極兼表示電極、（１０７）は対向電極であり、（１０８
）は液晶層である。ゲートバー（１０２）に走査パルス
を加える事によって、ＴＰＴをＯＮ状態にし、ソースバ
ー（１０５）に与えられたデータ信号を表示電極（１０
６）に書き込む。第５図（ａＸｂ）は、ＴＦＴアレイの
Ｉ絵素分の模式平面図及びｚ−ｚ’断面図である。（ｔ
ｏｌ）はガラス基板、（１０２）はゲート電極、（１０
３）はゲート絶縁膜、（１０４）は半導体膜、（１０５
）はソース電極、（１０６）はドレイン電極兼表示電極
である。FIG. 2 shows a circuit diagram for l picture elements of the TPT-added liquid crystal display device. (102) is the gate bar electrode, (
10,5) is a source bar electrode, (106) is a drain electrode/display electrode, (107) is a counter electrode, and (108) is a drain electrode/display electrode.
) is the liquid crystal layer. By applying a scanning pulse to the gate bar (102), the TPT is turned on and the data signal applied to the source bar (105) is applied to the display electrode (10
6). FIG. 5 (aXb) is a schematic plan view and a z-z' cross-sectional view of the I picture element of the TFT array. (t
ol) is a glass substrate, (102) is a gate electrode, (10
3) is a gate insulating film, (104) is a semiconductor film, (105) is a semiconductor film, and (105) is a semiconductor film.
) is a source electrode, and (106) is a drain electrode and display electrode.
（解決すべき問題点）
第３図は、第２図の等価回路を示したものである。（１
０９）は、ゲート七ドレインの重なり部分（これは第５
図（ａ）の斜線部に相当）によって生ずる容量成分Ｃｇ
ｄである。（１１０）は、絵素電極と対向電極とその間
に挾まれた液晶とによって形成される容量成分ＣＬＣで
ある。ゲートに加える電圧波は第４図の様であり、時刻
Ａから時刻Ｂの間だけＴＦ’ＴをＯＮ状態にしてソース
バスに与えられたデータ信号を絵素電極に書き込む。こ
こで、時刻Ｂにおいて生ずる現象を考察する。ゲート電
圧がＶＯＮからＶＯＦＦになる途中のＶＴＩＩにおいて
ＴＰＴはＯＦＦ状態になり、ドレイン電極はソースバス
から電気的に切り離される。ゲート電圧は、ＶＴＨから
更にＶ ＯＦＦまで下がるので、この電圧降下により、
ドレイン電極の電位も△■だけ下がる。(Problems to be Solved) FIG. 3 shows an equivalent circuit of FIG. 2. (1
09) is the overlapped part of the gate 7 drain (this is the 5th
(corresponding to the shaded area in figure (a))
It is d. (110) is a capacitive component CLC formed by the picture element electrode, the counter electrode, and the liquid crystal sandwiched between them. The voltage wave applied to the gate is as shown in FIG. 4, and TF'T is kept ON only from time A to time B to write the data signal applied to the source bus to the picture element electrode. Here, a phenomenon that occurs at time B will be considered. At VTII, where the gate voltage is changing from VON to VOFF, TPT is in the OFF state, and the drain electrode is electrically separated from the source bus. Since the gate voltage further drops from VTH to V OFF, this voltage drop causes
The potential of the drain electrode also decreases by △■.
この△Ｖは、
と表わされる。すなわち、ＣｇｄとＣＬＣの大きさによ
って定まる。ここで、Ｃｇｄの値をゼロと考えるのは妥
当ではなく、ある有限の値を持っている。This ΔV is expressed as follows. That is, it is determined by the magnitudes of Cgd and CLC. Here, it is not reasonable to consider the value of Cgd to be zero; it has a certain finite value.
もし、ゲートとドレインの重なりがちょうどゼロになる
ように設計すれば、パターン合わせの誤差等によりゲー
トとドレインが完全に離れてしまい、ＴＦ’ＴがＯＮ動
作をしなくなる可能性があるからである。If the design is made so that the overlap between the gate and drain is exactly zero, there is a possibility that the gate and drain will be completely separated due to errors in pattern alignment, and the TF'T will not turn on. .
したがって、ソースバスに直流成分のない交流の信号（
１画面毎に反転する）を印加しても絵素には一部■だけ
シフトした電圧がかかる事になる。Therefore, the source bus is an AC signal with no DC component (
Even if a voltage (which is inverted every screen) is applied, a voltage partially shifted by ■ will be applied to the picture element.
この−△Ｖをキャンセルするためには対向電極に一部Ｖ
の電圧を印加すれば良いはずであるが、これには次に述
べるような難点がある。In order to cancel this -△V, some V is applied to the opposing electrode.
It should be possible to apply a voltage of
（１）アライメントずれ；
ゲート電極、ドレイン電極等のパターンは、フォトリソ
グラフィープロセスによって形成されるが、このパター
ン形成に際しては、いくらかの位置ずれが生ずる。した
がってゲート電極とドレイン電極の重なり部分に起因す
るＣｇｄは一定ではなく、その結果△Ｖも一定ではない
。このパターンずれには、平行移動と回転のモードがあ
る。平行移動のモードの場合には、△Ｖは基板内では一
定であるが基板毎に異なった値（位置ずれの程度に応じ
−３〜
て）となる。また、回転モードの場合には、基板内の場
所によって△Ｖは異なった値となる。(1) Misalignment: Patterns for gate electrodes, drain electrodes, etc. are formed by a photolithography process, but some misalignment occurs during pattern formation. Therefore, Cgd due to the overlapping portion of the gate electrode and drain electrode is not constant, and as a result, ΔV is also not constant. This pattern shift has parallel translation and rotation modes. In the case of parallel movement mode, ΔV is constant within the substrate, but takes a different value for each substrate (from -3 to 3 depending on the degree of positional shift). Furthermore, in the case of rotation mode, ΔV has different values depending on the location within the substrate.
（２）フォトマスク及びＴＦＴアレイ基板の伸縮：フォ
トマスクは、初期においても公差内の誤差を有しており
、更に環境温度によっても誤差が生ずる。(2) Expansion and contraction of the photomask and TFT array substrate: Even in the initial stage, the photomask has errors within the tolerance, and errors also occur depending on the environmental temperature.
また、ＴＦ’Ｔアレイ基板は、薄膜堆積、パターン形式
のプロセスを何度か通るために、寸法が各工程を通るご
とに変化する。したがって、ドレイン電極のパターン形
成時において、基板の全域にわたって（４ｄを一定にす
る事ができな（なる。すなわち、基板内の場所によって
△Ｖは異なった値となる。Further, since the TF'T array substrate passes through several processes such as thin film deposition and patterning, its dimensions change each time it passes through each process. Therefore, when patterning the drain electrode, 4d cannot be made constant over the entire area of the substrate. That is, ΔV has different values depending on the location within the substrate.
上に述べた様に、従来方式においては、△Ｖが基板内及
び基板毎にばらつく為に、基板内での表示むら及び基板
毎の特性ずれが生ずる。As described above, in the conventional method, ΔV varies within and from substrate to substrate, resulting in display unevenness within the substrate and characteristic deviations from substrate to substrate.
（発明の目的）
本発明は上記△Ｖのばらつきを防止した薄膜トランジス
タを提供する。(Object of the Invention) The present invention provides a thin film transistor in which the above-described variation in ΔV is prevented.
（発明の構成）
即ち、本発明はゲート電極、ソース電極、ドレイン電極
および半導体薄膜から成る薄膜トランジスタにおいて、
ドレイン電極がゲート電極と半導体薄膜の重複部分の中
央の一部を帯状に横断するように形成され、かつ、ソー
ス電極が該ドレイン電極と接しないでゲート電極の一部
と重複するように形成された事を特徴とする薄膜トラン
ジスタを提供する。(Structure of the Invention) That is, the present invention provides a thin film transistor comprising a gate electrode, a source electrode, a drain electrode, and a semiconductor thin film,
A drain electrode is formed to cross a part of the center of the overlapping portion of the gate electrode and the semiconductor thin film in a band shape, and a source electrode is formed to overlap a part of the gate electrode without contacting the drain electrode. The present invention provides a thin film transistor characterized by the following.
（実施例） 本発明の好ましい実施例を図面に基づいて説明する。(Example) Preferred embodiments of the present invention will be described based on the drawings.
第１図は本発明の薄膜トランジスタの一態様を示す図で
ある。FIG. 1 is a diagram showing one embodiment of a thin film transistor of the present invention.
ゲート電極（２）の薄膜トランジスタ形成部分上にゲー
ト絶縁膜（図示していない）を介して半導体膜（４）を
形成する。この半導体膜（４）上の一部にドレイン電極
（６）とソース電極（５）を形成する。A semiconductor film (4) is formed on the thin film transistor forming portion of the gate electrode (2) via a gate insulating film (not shown). A drain electrode (6) and a source electrode (5) are formed on a portion of this semiconductor film (4).
ドレイン電極（６）はゲート電極（２）と半導体膜（４
）との重複部分の中央の一部を帯状に横断するように積
層形成される。ゲート電極（２）とドレイン電極（６）
との重複部分は第１図の斜線部分で示される。ソース電
極（５）は第１図の斜線部分に接触しないように、ゲー
ト電極（２）上に形成される。ソース電極（５）は第１
図のようにゲート電極（２）と２箇所で重複するように
形成してもよい。The drain electrode (6) is connected to the gate electrode (2) and the semiconductor film (4).
) is laminated so as to cross a part of the central part of the overlapping area with a band. Gate electrode (2) and drain electrode (6)
The overlapping portion with the above is shown by the shaded area in FIG. The source electrode (5) is formed on the gate electrode (2) so as not to contact the shaded area in FIG. The source electrode (5) is the first
As shown in the figure, it may be formed so as to overlap with the gate electrode (2) at two locations.
本発明ではドレイン電極（６）はゲート電極（２）と半
導体膜（４）との重複部分に帯状に形成されるので、ゲ
ート電極（２）とドレイン電極（６）との相対位置が上
下左右に多少ズしても、それらの重なり部分の面積はＷ
ｇ（ゲート電極の巾）ｘＷｄ （ドレイン電極の巾）で
決まるので変化しない。従ってＣｇｄは一定となる。ド
レイン電極（６）の帯状部分はゲート電極（２）からは
みだすようにパターン設計すれば、チャンネル部分はよ
り一定面積に保たれる。In the present invention, the drain electrode (6) is formed in a band shape in the overlapping part of the gate electrode (2) and the semiconductor film (4), so that the relative positions of the gate electrode (2) and the drain electrode (6) can be adjusted vertically, horizontally, and horizontally. Even if they differ slightly, the area of their overlap is W
It does not change because it is determined by g (width of gate electrode) x Wd (width of drain electrode). Therefore, Cgd remains constant. If the pattern is designed so that the strip-shaped portion of the drain electrode (6) protrudes from the gate electrode (2), the area of the channel portion can be kept more constant.
尚、ドルイン電極（６）とソース電極（５）は、通常の
プロセスでは一枚のマスクを用いて同時に形成されるの
で、パターンずれによるチャンネル長のばらつきは起こ
らず、ＴＰＴの特性のばらつきも生じない。Note that in a normal process, the drain-in electrode (6) and the source electrode (5) are formed at the same time using a single mask, so variations in channel length due to pattern misalignment do not occur, and variations in TPT characteristics also occur. do not have.
上記説明は簡単のため逆スタガー型の薄膜トランジスタ
に基づいてなされたが、スタガー型またはコプラナー型
薄膜トランジスタにも応用できる。Although the above description is based on an inverted staggered thin film transistor for simplicity, it can also be applied to staggered or coplanar thin film transistors.
（発明の効果）
以上述べた様に、従来方式ではわずかな位置ずれであっ
てもＣｇｄの変化を生じさせたが、本発明を用いれば位
置ずれがある範囲内であればＣｇｄは常に一定となり顕
著な効果を有する。(Effect of the invention) As described above, in the conventional method, even a slight positional deviation caused a change in Cgd, but with the present invention, Cgd is always constant as long as the positional deviation is within a certain range. Has a remarkable effect.
したがって、本発明を用いれば、ソース電極とゲート電
極の重なり部分に起因する容量成分Ｃｇｄを一定とする
ことができ、特にアクティブマトリックス型液晶表示装
置に応用した場合に、表示の均一化、個々の表示装置間
の特性の均一化に対して大きな効果を有する。Therefore, by using the present invention, the capacitance component Cgd caused by the overlapping portion of the source electrode and the gate electrode can be made constant, and especially when applied to an active matrix type liquid crystal display device, uniform display and individual This has a great effect on making the characteristics uniform between display devices.
第１図は本発明の薄膜トランジスタの一態様を示す図で
ある。
第２図は、従来例の回路図を示す。
第３図は第２図の等価回路を示す図である。
第４図は、ゲート電極に印加される走査信号を＝７−
示す図である。
第５図（ａＸｂ）は、従来例の模式平面図及び断面図で
ある。
（２）・・・ゲート電極、（４）・・・半導体膜、（５
）・・・ソース電極、 （６）・・・ドレイン電極兼表
示電極、（１０２）・・・ゲート電極、（１０５）・・
・ソース電極、（１０６）・・・ドレイン電極兼表示電
極、（１（１７）・・・対向電極、 （１０８）・・
・液晶層、（１０９）−Ｃｇｄ、 （１１０）
＝・ＣＬＣ。
（１０１）・・・ガラス基板、（１０３）・・・ゲート
絶縁膜。FIG. 1 is a diagram showing one embodiment of a thin film transistor of the present invention. FIG. 2 shows a circuit diagram of a conventional example. FIG. 3 is a diagram showing an equivalent circuit of FIG. 2. FIG. 4 is a diagram showing the scanning signal applied to the gate electrode. FIG. 5 (aXb) is a schematic plan view and a sectional view of a conventional example. (2)...Gate electrode, (4)...Semiconductor film, (5
)...Source electrode, (6)...Drain electrode/display electrode, (102)...Gate electrode, (105)...
・Source electrode, (106)...Drain electrode/display electrode, (1(17)...Counter electrode, (108)...
・Liquid crystal layer, (109)-Cgd, (110)
=・CLC. (101)...Glass substrate, (103)...Gate insulating film.
Claims (1)
体薄膜から成る薄膜トランジスタにおいて、ドレイン電
極がゲート電極と半導体薄膜の重複部分の中央の一部を
帯状に横断するように形成され、かつ、ソース電極が該
ドレイン電極と接しないでゲート電極の一部と重複する
ように形成された事を特徴とする薄膜トランジスタ。1. In a thin film transistor consisting of a gate electrode, a source electrode, a drain electrode, and a semiconductor thin film, the drain electrode is formed in a band shape to cross a part of the center of the overlapping portion of the gate electrode and the semiconductor thin film, and the source electrode is A thin film transistor characterized by being formed so as to overlap a part of a gate electrode without being in contact with a drain electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61007738A JPS62165368A (en) | 1986-01-16 | 1986-01-16 | Thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61007738A JPS62165368A (en) | 1986-01-16 | 1986-01-16 | Thin film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62165368A true JPS62165368A (en) | 1987-07-21 |
Family
ID=11674041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61007738A Pending JPS62165368A (en) | 1986-01-16 | 1986-01-16 | Thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62165368A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003049194A1 (en) * | 2001-12-06 | 2003-06-12 | Sharp Kabushiki Kaisha | Functional line and transistor array using it |
| KR100543028B1 (en) * | 1998-04-10 | 2006-08-31 | 삼성전자주식회사 | Thin film transistor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6295865A (en) * | 1985-10-23 | 1987-05-02 | Hosiden Electronics Co Ltd | Transistor for driving pixel |
-
1986
- 1986-01-16 JP JP61007738A patent/JPS62165368A/en active Pending
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| US7339192B2 (en) | 2001-12-06 | 2008-03-04 | Sharp Kabushiki Kaisha | Function line and transistor array using the same |
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