JPS62165272A - ペ−ジ分割方法 - Google Patents
ペ−ジ分割方法Info
- Publication number
- JPS62165272A JPS62165272A JP61007414A JP741486A JPS62165272A JP S62165272 A JPS62165272 A JP S62165272A JP 61007414 A JP61007414 A JP 61007414A JP 741486 A JP741486 A JP 741486A JP S62165272 A JPS62165272 A JP S62165272A
- Authority
- JP
- Japan
- Prior art keywords
- group
- page
- area
- circuit
- groups
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
回路図自動生成システムにおいて、論理回路を構成する
回路素子を複数のグループに区分し、グループ相互を結
合する信号線数を示す結合度を求め、回路素子をグルー
プ単位でページに割付け、ページに割付は済みのグルー
プに対し、結合度の高いグループから割付けを試みるこ
とにより、関係の深い回路素子が複数のページに分割さ
れることの無い、理解し易い回路図を構成する。
回路素子を複数のグループに区分し、グループ相互を結
合する信号線数を示す結合度を求め、回路素子をグルー
プ単位でページに割付け、ページに割付は済みのグルー
プに対し、結合度の高いグループから割付けを試みるこ
とにより、関係の深い回路素子が複数のページに分割さ
れることの無い、理解し易い回路図を構成する。
本発明は論理回路を複数のページに分割して記載する回
路図自動生成システムにおけるページ分割方法の改良に
関する。
路図自動生成システムにおけるページ分割方法の改良に
関する。
情報処理システム等の論理回路を設計する場合には、最
初にそれぞれ所要の単位機能を具備する複数のマクロ素
子から構成される機能図を作成する。
初にそれぞれ所要の単位機能を具備する複数のマクロ素
子から構成される機能図を作成する。
第５図はこの種の機能図の一例を示す図である。
第５図において、マクロ素子ｌＯ乃至３０は、それぞれ
単位機能を具備する。
単位機能を具備する。
次に機能図を構成する各マクロ素子を、具備機能を実現
する複数の回路素子に展開した回路図を構成する。
する複数の回路素子に展開した回路図を構成する。
第６図は第５図に対応する回路図の一例を示す図である
。第６図においては、第５図におけるマクロ素子１０が
回路素子１１乃至１３に展開され、マクロ素子２０が回
路素子２１および２２に展開され、更にマクロ素子３０
が回路素子３１により実現されている。
。第６図においては、第５図におけるマクロ素子１０が
回路素子１１乃至１３に展開され、マクロ素子２０が回
路素子２１および２２に展開され、更にマクロ素子３０
が回路素子３１により実現されている。
かくして完成した回路図を、所定寸法の図面に記載する
。
。
なお多数の回路素子から構成される回路図は、所定寸法
の１ページに記載できぬ為、複数ページに分割する必要
が生ずる。
の１ページに記載できぬ為、複数ページに分割する必要
が生ずる。
第３図は本発明の対象となる回路図自動生成システムの
一例を示す図であり、第４図は第３図におけるページ分
割部の一例を示す図である。
一例を示す図であり、第４図は第３図におけるページ分
割部の一例を示す図である。
第３図において、回路図自動生成システム１００は、対
象論理回路を構成する回路素子および相互接続等の回路
図接続情報に基づき、回路図を複数のページに分割する
ページ分割部１０１と、分割されたページ単位に回路素
子の配置を定める素子配置部１０２と、各ページ内の回
路素子間の配線を定める配線部１０３とから構成される
。
象論理回路を構成する回路素子および相互接続等の回路
図接続情報に基づき、回路図を複数のページに分割する
ページ分割部１０１と、分割されたページ単位に回路素
子の配置を定める素子配置部１０２と、各ページ内の回
路素子間の配線を定める配線部１０３とから構成される
。
第４図において、回路図情報ファイル２には、対象論理
回路を構成する回路素子種別および回路素子相互の接続
等に関する回路図情報が格納されている。
回路を構成する回路素子種別および回路素子相互の接続
等に関する回路図情報が格納されている。
また回路素子情報ファイル３には、各論理回路に使用さ
れる各種回路素子に関する、図面上での形状および寸法
等の回路素子情報が格納されている。
れる各種回路素子に関する、図面上での形状および寸法
等の回路素子情報が格納されている。
ページ分割処理部１は、回路図情報ファイル２から回路
図情報を抽出し、所要の回路素子情報を回路素子情報フ
ァイル３から抽出して回路図を構成し、指定されるペー
ジ寸法４に記載可能な如く分割処理し、各ページに分割
された回路情報を、第１ページ情報ファイル５−１乃至
第ｎページ情報ファイル５−ｎに格納する。
図情報を抽出し、所要の回路素子情報を回路素子情報フ
ァイル３から抽出して回路図を構成し、指定されるペー
ジ寸法４に記載可能な如く分割処理し、各ページに分割
された回路情報を、第１ページ情報ファイル５−１乃至
第ｎページ情報ファイル５−ｎに格納する。
かくして各ページに分割記載される回路図は、極力回路
機能が理解し易いことが要望される。
機能が理解し易いことが要望される。
従来あるページ分割方法においては、論理回路を構成す
る各回路素子の、図面上での占有面積を、接続順に順次
累積し、累積値が指定ページ寸法４に収まらなくなると
、分割記載と判定していた。
る各回路素子の、図面上での占有面積を、接続順に順次
累積し、累積値が指定ページ寸法４に収まらなくなると
、分割記載と判定していた。
以上の説明から明らかな如く、従来あるページ分割方法
においては、論理回路を構成する回路素子の面積を累積
することにより、ページ分割を判定していた為、特に関
係の深い回路素子同士が、別々のページに分割される可
能性があり、回路図を理解し難くする恐れがあった。
においては、論理回路を構成する回路素子の面積を累積
することにより、ページ分割を判定していた為、特に関
係の深い回路素子同士が、別々のページに分割される可
能性があり、回路図を理解し難くする恐れがあった。
第１図は本発明の原理を示す図である。
第１図において、１００は回路図自動生成システムであ
る。
る。
２００は本発明により設けられた論理回路を構成する回
路素子を複数のグループに区分する機能である。
路素子を複数のグループに区分する機能である。
３００は本発明により設けられたグループ相互を結合す
る信号線数を示す結合度を求める機能である。
る信号線数を示す結合度を求める機能である。
４００は本発明により設けられた回路素子をグループ単
位でページに割付け、且つページに割付は済みのグルー
プに対し、結合度の高いグループから割付けを試みる機
能である。
位でページに割付け、且つページに割付は済みのグルー
プに対し、結合度の高いグループから割付けを試みる機
能である。
即ち本発明によれば、回路図のページ分割は、複数の回
路素子から構成されるグループ単位で行われる為、特に
関係の深い回路素子同士を同一グループに所属させるこ
とにより、特に関係の深い回路素子が複数のページに分
割されることが防止される。
路素子から構成されるグループ単位で行われる為、特に
関係の深い回路素子同士を同一グループに所属させるこ
とにより、特に関係の深い回路素子が複数のページに分
割されることが防止される。
また結合度の高いグループは、極力同一ページに割付け
る如く考慮される為、回路図が一層理解し易く分割可能
となる。
る如く考慮される為、回路図が一層理解し易く分割可能
となる。
〔実施例〕
以下、本発明の一実施例を図面により説明する。
第２図は本発明の一実施例によるページ分割処理過程を
示す図である。なお対象とする回路図自動生成システム
およびページ分割部は、それぞれ第３図および第４図の
通りとする。
示す図である。なお対象とする回路図自動生成システム
およびページ分割部は、それぞれ第３図および第４図の
通りとする。
第２図および第４図において、ページ分割処理部１は、
回路図情報ファイル２に格納されている回路図情報を参
照し、対象論理回路を構成する各回路素子を、対応する
機能図における所属マクロ素子単位にグループ化する（
第２図ステップＳ１）。
回路図情報ファイル２に格納されている回路図情報を参
照し、対象論理回路を構成する各回路素子を、対応する
機能図における所属マクロ素子単位にグループ化する（
第２図ステップＳ１）。
例えば第６図に示される回路図においては、回路素子１
１乃至１３が、対応する機能図（第５図）におけるマク
ロ素子１０に所属する為、回路素子１１乃至１３により
グループＧｌを構成する。
１乃至１３が、対応する機能図（第５図）におけるマク
ロ素子１０に所属する為、回路素子１１乃至１３により
グループＧｌを構成する。
以下同様にして、マクロ素子２０に所属する回路素子２
１および２２によりグループＧ２を構成し、またマクロ
素子３０に所属する回路素子３１によりグループＧ３を
構成する。
１および２２によりグループＧ２を構成し、またマクロ
素子３０に所属する回路素子３１によりグループＧ３を
構成する。
次にページ分割処理部１は、回路素子情報ファイル３か
ら各回路素子１１乃至３１の、図面上での占有面積を抽
出し、各グループ毎に加算して各グループの面積を求め
る（ステップＳ２）。
ら各回路素子１１乃至３１の、図面上での占有面積を抽
出し、各グループ毎に加算して各グループの面積を求め
る（ステップＳ２）。
次にページ分割処理部１は、各グループ相互を接続する
信号線数から、結合度を求める（ステップＳ３）。
信号線数から、結合度を求める（ステップＳ３）。
例えば第６図に示される回路図においては、グループＧ
１とＧ２との結合度は４であり、グループＧ１とＧ３と
の結合度は１であり、グループＧ２とＧ３との結合度は
Ｏとなる。
１とＧ２との結合度は４であり、グループＧ１とＧ３と
の結合度は１であり、グループＧ２とＧ３との結合度は
Ｏとなる。
次にページ分割処理部１は、作成されたグループの中か
ら最小面積のグループを抽出しくステップＳ４）、抽出
されたグループの面積Ａｇと、ページの空隙面積Ａｐと
を比較する（ステップＳ５）。
ら最小面積のグループを抽出しくステップＳ４）、抽出
されたグループの面積Ａｇと、ページの空隙面積Ａｐと
を比較する（ステップＳ５）。
比較の結果空隙面積Ａｐがグループの面積Ａｇ以上であ
れば、抽出グループをページに割付ける（ステップＳ６
）。
れば、抽出グループをページに割付ける（ステップＳ６
）。
次にページ分割処理部１は、割付は済みのグループに対
し、最も結合度の高いグループを、未割付はグループの
中から抽出しくステップＳ８）、抽出されたグループの
面積Ａｇと、ページの空隙面積Ａｐとを比較する（ステ
ップＳ９）。
し、最も結合度の高いグループを、未割付はグループの
中から抽出しくステップＳ８）、抽出されたグループの
面積Ａｇと、ページの空隙面積Ａｐとを比較する（ステ
ップＳ９）。
比較の結果空隙面積Ａｐがグループの面積Ａｇ以上であ
れば、抽出グループをページに割付ける（ステップＳｔ
Ｏおよび５１１）。
れば、抽出グループをページに割付ける（ステップＳｔ
Ｏおよび５１１）。
以下同様にして、未割付はグループの中に、割付は済み
グループに結合を有するグループが存在する限り、ステ
ップＳ８乃至Ｓｌｌを繰返す（ステップ５１２）。
グループに結合を有するグループが存在する限り、ステ
ップＳ８乃至Ｓｌｌを繰返す（ステップ５１２）。
割付は済みグループに対し結合を有する総てのグループ
の割付けが終了し、なお未割付はグループが残っている
場合には、ステップＳ４以降を繰返す（ステップ５１３
）。
の割付けが終了し、なお未割付はグループが残っている
場合には、ステップＳ４以降を繰返す（ステップ５１３
）。
なおステップＳ６およびステップＳＩＯにおいて、抽出
されたグループの面積Ａｇと、ページの空隙面積Ａｐと
を比較の結果、空隙面積Ａｐがグループの面積Ａｇより
小さければ、最早ページに新たなグループが割付は不能
と判定し、ページを改めた後（ステップ５１４）、ステ
ップＳ４以降の過程を繰返す。
されたグループの面積Ａｇと、ページの空隙面積Ａｐと
を比較の結果、空隙面積Ａｐがグループの面積Ａｇより
小さければ、最早ページに新たなグループが割付は不能
と判定し、ページを改めた後（ステップ５１４）、ステ
ップＳ４以降の過程を繰返す。
以上の如くにして、総てのグループの割付けが終了する
と、ページ分割処理部１は第１ページ情報ファイル５−
１乃至第ｎページ情報ファイル５−ｎに、各ページに割
付けられたグループに含まれる回路素子に関する情報を
格納し、ページ分割処理を終了する。
と、ページ分割処理部１は第１ページ情報ファイル５−
１乃至第ｎページ情報ファイル５−ｎに、各ページに割
付けられたグループに含まれる回路素子に関する情報を
格納し、ページ分割処理を終了する。
以上の説明から明らかな如く、本実施例によれば、対象
論理回路を構成する各回路素子が、マクロ素子単位にグ
ループ化され、グループ単位で各ページに割付けられ、
更に結合度が高いグループ相互から順次同一ページに割
付けられる為、関係の深い回路素子が複数のページに割
付けられることが極力防止される。
論理回路を構成する各回路素子が、マクロ素子単位にグ
ループ化され、グループ単位で各ページに割付けられ、
更に結合度が高いグループ相互から順次同一ページに割
付けられる為、関係の深い回路素子が複数のページに割
付けられることが極力防止される。
なお、第２図ばあ（迄本発明の一実施例に過ぎず、例え
ばグループは結合度のみを基準に各ページに割付けられ
るものに限定されることは無く、同一ページに割付ける
必要のあるグループは、第２図に示されるページ分割処
理過程を開始するに先立ち、予め強制的割付は条件をペ
ージ分割処理部１に入力して置く等、他に幾多の変形が
考慮されるが、何れの場合にも本発明の効果は変わらな
い。また本発明の対象となる回路図自動作成システムの
構成は、図示されるものに限定されぬことは言う迄も無
い。
ばグループは結合度のみを基準に各ページに割付けられ
るものに限定されることは無く、同一ページに割付ける
必要のあるグループは、第２図に示されるページ分割処
理過程を開始するに先立ち、予め強制的割付は条件をペ
ージ分割処理部１に入力して置く等、他に幾多の変形が
考慮されるが、何れの場合にも本発明の効果は変わらな
い。また本発明の対象となる回路図自動作成システムの
構成は、図示されるものに限定されぬことは言う迄も無
い。
以上、本発明によれば、前記回路図自動生成システムに
おいて、特に関係の深い回路素子が複数のページに分割
されることが防止され、回路図が複数のページに理解し
易く分割可能となる。
おいて、特に関係の深い回路素子が複数のページに分割
されることが防止され、回路図が複数のページに理解し
易く分割可能となる。
第１図は本発明の原理を示す図、第２図は本発明の一実
施例によるページ分割処理過程を示す図、第３図は本発
明の対象となる回路図自動生成システムの一例を示す図
、第４図は第３図におけるページ分割部の一例を示す図
、第５図は機能図の一例を示す図、第６図は第５図に対
応する回路図の一例を示す図である。 図において、■はページ分割処理部、２は回路図情報フ
ァイル、３は回路素子情報ファイル、４はページ寸法、
５−１乃至５−ｎは、第１ページ情報フアイル乃至第ｎ
ページ情報ファイル、１０乃至３０はマクロ素子、１１
乃至１３．２１．２２および３１は回路素子、１００は
回路図自動生成システム、１０１はページ分割部、１０
２は素子配置図、１０３は配線部、２００は回路素子を
グループに区分する機能、３００はグループ相互の結合
度を求める機能、４００はグループ単位に、且つ結合度
の高いグループから割付けを試みる機能、Ａｇはグルー
プの面積、Ａｐは空隙面積、Ｇｌ乃至Ｇ３はグループ、
Ｓｌ乃至Ｓ１４はステラ茅 １ 図 工 回路図自動生成システム 茅 ３ ＆ ％、３（］／二、ち（７ゐ／ル゛２分ざり郁チ ４ （
イ） −Ｒ脹 口 子 ５ ロ ー１（−４図
施例によるページ分割処理過程を示す図、第３図は本発
明の対象となる回路図自動生成システムの一例を示す図
、第４図は第３図におけるページ分割部の一例を示す図
、第５図は機能図の一例を示す図、第６図は第５図に対
応する回路図の一例を示す図である。 図において、■はページ分割処理部、２は回路図情報フ
ァイル、３は回路素子情報ファイル、４はページ寸法、
５−１乃至５−ｎは、第１ページ情報フアイル乃至第ｎ
ページ情報ファイル、１０乃至３０はマクロ素子、１１
乃至１３．２１．２２および３１は回路素子、１００は
回路図自動生成システム、１０１はページ分割部、１０
２は素子配置図、１０３は配線部、２００は回路素子を
グループに区分する機能、３００はグループ相互の結合
度を求める機能、４００はグループ単位に、且つ結合度
の高いグループから割付けを試みる機能、Ａｇはグルー
プの面積、Ａｐは空隙面積、Ｇｌ乃至Ｇ３はグループ、
Ｓｌ乃至Ｓ１４はステラ茅 １ 図 工 回路図自動生成システム 茅 ３ ＆ ％、３（］／二、ち（７ゐ／ル゛２分ざり郁チ ４ （
イ） −Ｒ脹 口 子 ５ ロ ー１（−４図
Claims (1)
- 【特許請求の範囲】 複数の回路素子から構成される論理回路を複数のページ
に分割して記載する回路図自動生成システム（１００）
において、 前記論理回路を構成する回路素子を複数のグループに区
分し（２００）、 該グループ相互を結合する信号線数を示す結合度を求め
（３００）、 前記回路素子をグループ単位でページに割付け、且つペ
ージに割付け済みのグループに対し、結合度の高いグル
ープから割付けを試みる（４００）ことを特徴とするペ
ージ分割方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61007414A JPS62165272A (ja) | 1986-01-17 | 1986-01-17 | ペ−ジ分割方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61007414A JPS62165272A (ja) | 1986-01-17 | 1986-01-17 | ペ−ジ分割方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62165272A true JPS62165272A (ja) | 1987-07-21 |
Family
ID=11665205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61007414A Pending JPS62165272A (ja) | 1986-01-17 | 1986-01-17 | ペ−ジ分割方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62165272A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01320581A (ja) * | 1988-06-23 | 1989-12-26 | Fujitsu Ltd | 回路図の分割方法 |
-
1986
- 1986-01-17 JP JP61007414A patent/JPS62165272A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01320581A (ja) * | 1988-06-23 | 1989-12-26 | Fujitsu Ltd | 回路図の分割方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1104226A (en) | Computer useful as a data network communications processor unit | |
| JP2746762B2 (ja) | 半導体集積回路のレイアウト方法 | |
| KR910002139B1 (ko) | 반도체집적회로장치의 배선방법 | |
| US5243599A (en) | Tree-type multiplexers and methods for configuring the same | |
| EP0319571B1 (en) | router for integrated circuits | |
| CN1873579A (zh) | 结构化asic器件的时钟信号网络 | |
| JPS62165272A (ja) | ペ−ジ分割方法 | |
| JP2938955B2 (ja) | 半導体集積装置の配線方法 | |
| US4454581A (en) | Bus contention circuit | |
| JP3184420B2 (ja) | 論理分割装置および方法 | |
| CN1126422C (zh) | 电子交换机中的时分多路通信高速切换控制系统和控制方法 | |
| JP3061172B2 (ja) | 半導体集積装置 | |
| KR100621211B1 (ko) | 시분할 다중 스위칭 시스템에서의 타임슬롯 할당방법 | |
| US6674766B1 (en) | Method and apparatus for plug-and-shift packing of time slots | |
| JP3060609B2 (ja) | 集積回路の配線設計方法 | |
| US6760896B2 (en) | Process layout of buffer modules in integrated circuits | |
| JP2877086B2 (ja) | 回路図面生成装置及び回路図面生成方法 | |
| JP2915603B2 (ja) | 自動配線方法 | |
| JPH04275678A (ja) | Ｌｓｉの配置処理方式 | |
| JP3755669B2 (ja) | 多数のネットのルーティングを自動的に実行する自動レイアウト・システムを用いて電子デバイスの設計を行う方法 | |
| JPH04181377A (ja) | 配線層割り付け方式 | |
| JPH06276172A (ja) | タイムスロット割付け方法 | |
| JP2937221B2 (ja) | 並列回路シミュレーションの回路分割方式 | |
| JP2851079B2 (ja) | 半導体集積回路の製造方法 | |
| JP2535627B2 (ja) | Ｉｃ内配線方法 |