JPS6215829B2 - - Google Patents
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- JPS6215829B2 JPS6215829B2 JP56161584A JP16158481A JPS6215829B2 JP S6215829 B2 JPS6215829 B2 JP S6215829B2 JP 56161584 A JP56161584 A JP 56161584A JP 16158481 A JP16158481 A JP 16158481A JP S6215829 B2 JPS6215829 B2 JP S6215829B2
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- 230000010355 oscillation Effects 0.000 claims description 4
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-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G13/00—Producing acoustic time signals
- G04G13/02—Producing acoustic time signals at preselected times, e.g. alarm clocks
- G04G13/021—Details
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- General Physics & Mathematics (AREA)
- Electromechanical Clocks (AREA)
- Electric Clocks (AREA)
Description
【発明の詳細な説明】
本発明は、時刻表示手段が指針によるアナログ
表示部と電気光学的手段によつて構成されるアラ
ーム機能付き複合電子時計のアラーム制御回路に
関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to an alarm control circuit for a composite electronic timepiece with an alarm function, in which the time display means is composed of an analog display section using a hand and an electro-optical means.
アラーム機能付き複合電子時計は、低温時に電
源としての小型電池の内部抵抗が上昇する。この
ときアラームを鳴鐘すると、アラーム回路へ流れ
る大電流のため電池の電圧が低下する。また、ア
ラームと同時にアナログ表示部の駆動源としての
モーターを駆動しようとすると、電圧が低いため
モーターが動かない可能性がある。したがつて、
一般にアラーム制御回路はモーター駆動とアラー
ム駆動が同時に行なわれないようになつている。
しかし、従来のアラーム付電子時計は、アラーム
がチヤイム音やメロデイ音のようにいくつもの音
が連続して1つのブロツクを構成し、さまざまな
表現をしている場合、モーター駆動のため、その
連続した音の巾に区切りを入れると、聴感上、不
快感をユーザーに与えてしまい製品としては不完
全なものになつてしまう。また、アラーム音をモ
ーター駆動に同期させようとすると、デジタル時
計とアナログ時計の秒の運針にずれがあつた場合
デジタル時計のアラーム時刻が一致してから、最
大1秒間待たないと、アラームが鳴り始めない。
これは、精度の高い時計においては、時計の使用
上、イメージ上で大きなデイメリツトとなる。 In a composite electronic watch with an alarm function, the internal resistance of the small battery used as a power source increases at low temperatures. If an alarm is sounded at this time, the voltage of the battery will drop due to the large current flowing to the alarm circuit. Furthermore, if you attempt to drive the motor as the drive source for the analog display section at the same time as the alarm, the motor may not operate due to the low voltage. Therefore,
Generally, alarm control circuits are designed so that motor drive and alarm drive are not performed at the same time.
However, in conventional electronic watches with alarms, when the alarm consists of a number of continuous sounds such as chime sounds or melody sounds, making up one block and expressing various expressions, the continuous If there is a break in the width of the sound, the user will feel uncomfortable when listening to it, and the product will be incomplete. Also, if you try to synchronize the alarm sound with the motor drive, if there is a discrepancy between the second hand movements of the digital clock and analog clock, the alarm will sound unless you wait up to 1 second after the digital clock's alarm time matches. I can't start.
This is a major disadvantage in terms of use and image of a highly accurate watch.
本発明はかかる欠点を除去したもので、その目
的は、アナログ時計とデジタル時計の秒が完全に
同期していない場合でも、アナログ時計のモータ
ー駆動に影響を与えずに、デジタル時計のアラー
ム時刻が一致すると、ほとんど遅れないでアラー
ムが鳴り始めるアラーム付き複合電子時計のアラ
ーム制御回路を提供することにある。 The present invention eliminates such drawbacks, and its purpose is to set the alarm time of the digital clock without affecting the motor drive of the analog clock even when the seconds of the analog clock and digital clock are not completely synchronized. An object of the present invention is to provide an alarm control circuit for a composite electronic clock with an alarm, in which the alarm starts sounding with almost no delay when the matches match.
以下実施例に基づいて本発明を詳しく説明す
る。第1図は本発明によるアラーム付き複合電子
時計のブロツク図である。1は基準信号を出力す
る発振回路、2はその基準信号を分周する分周回
路、3はアナログ部分周回路、4はモーター駆動
回路、5はモーター、6はデジタル部分周回路、
7はデジタルデコーダー、8は表示ドライバー、
9は表示部、10はアラーム制御回路、11はア
ラームドライバー、12はスピーカーである。前
記時計は、ある分周段以降、デジタル部、アナロ
グ部に分かれ、単独な別時計を構成している。ス
ピーカ12等の音響発生装置を制御する音響信号
を出力する10のアラーム制御回路において、デ
ジタルのアラーム時刻が一致すると、チヤイム音
の信号を発生し、12のスピーカーより、第2図
のような1秒を1ブロツクとしたチヤイム音が発
生する。縦軸は音圧、横軸は時間の経過を表わ
す。t1の区間は0.25秒で4096Hzを出力する。t2の
区間は0.75秒で3276.8Hzを出力する。t3は0.0625
秒、t4は0.5秒、t5は0.125秒、t6,t7はそれぞれ
0.0625秒である。このチヤイム音に注目すると1
3,14,15,16の位置にモーターの駆動パ
ルス程度の休止区間を設けても、聴感上、ほとん
ど影響がないことがわかる。またこれは、実験に
よつても確認することができた。したがつて、本
時計の回路は、このチヤイム音の位置に休止区間
を設け、モーター駆動をするしくみになつてい
る。第3図はモーターの駆動タイミング、デジタ
ルのアラーム一致タイミングとアラームの鳴り始
めのタイミングを示したものである。ここで35
は、モーター駆動パルスを示す。いまt8の区間
で、デジタル時計のアラーム時刻が一致し、アラ
ーム一致信号が出力されると17の位置からアラ
ームがスタートする。つまり、第3図の17の位
置から第2図にあるようなパターンのチヤイム音
が発せられる。すると、モーター駆動パルス35
の位置には、第2図の16のタイミングの位置が
重なるので、16の位置にモーター駆動が入る。
以下同様にして、t9の区間でアラームが一致する
と18でアラームがスタートし、15の位置にモ
ーターの駆動が入る。t10の区間でアラームが一
致すると19でアラームがスタートし、14の位
置にモーターの駆動が入る。t11の区間でアラー
ムが一致すると20でアラームがスタートし、1
3の位置にモーターの駆動が入る。したがつて、
アラーム一致後最大でも0.5秒遅れでアラームが
鳴り始める。第4図はアナログ部の分周信号とデ
ジタル部の分周信号よりアラームのスタート信号
を出力するアラーム制御回路の具体的な回路図で
ある。21,22,23,24はクロツクの立ち
下がりで出力データが変化する1/2分周回路、2
5,26はAND回路、27はOR回路、28は
NOT回路、29はデータ入力付き1/2分周回路、
30はNOT回路、31,32,33はNAND回
路、34はAND回路である。S1はアナログ部の
8Hz信号、S2は同じく4Hz信号、S3は同じく2Hz
信号、S4は同じく1Hz信号である。S5はアラーム
スタートトリガー信号、S′5はデータ入力付き1/2
分周回路29の出力信号、S6はデジタル部の1
Hzのキヤリー時の微分信号、S7はアナログ部の16
Hz信号、S8はアナログ部リセツト信号、S9はアラ
ーム一致信号、S10はアラーム鳴り命令信号、S11
はアラームスタート信号である。第5図は第4図
の回路のタイミングチヤートである。このタイミ
ングチヤートはアラームが一致してから0.125秒
でアラームが鳴り始める場合である。モーター駆
動はS4の立ち下がりに同期して行なわれている。
S9の信号が立ち上がり、デジタルのアラーム一致
を示すと、それと同時にS6の微分信号が出力さ
れ、29の1/2分周回路をリセツトする。このと
きデータ入力付き1/2分周回路の出力であるS′5
は、論理レベルH(以下略してHとする、同様に
論理レベルLをLと示す。)となる。次にS5の出
力がHとなると、出力であるS′5はHのままな
ので、S11の出力はLとなる。そしてS5の出力が
Lとなると、出力であるS′5もVDDをデータと
してラツチするのでLとなるので、S11の出力は
Hとなる。つまり、デジタル部からのアラーム一
致信号が出力されてから最初のS11の出力の立ち
上がりに同期してS10の出力がHとなりアラーム
がスタートするのである。S10とS11はアラーム発
生回路に入力し、S11の信号がアラーム発生回路
の初期設定トリガー信号となり、S10がアラーム
の出力状態を示す信号となる。アラーム発生回路
では第2図のような信号が出力される。第5図の
場合はアラーム一致後0.125秒でアラームがスタ
ートし、第2図の13の位置でモーター駆動が行
なわれる。したがつて、アラーム発生回路では第
2図の13の部分のアラーム出力を休止したアラ
ーム信号が出力される。このアラーム発生回路
は、1/2分周回路、AND回路、OR回路とNOT回
路等によつて構成することができる。また第4図
の回路は本発明の一例であり、他の回路構成によ
つても、本発明の実施は可能である。チヤイム音
の他にもメロデイー等にも広く応用が可能であ
る。 The present invention will be described in detail below based on Examples. FIG. 1 is a block diagram of a composite electronic timepiece with an alarm according to the present invention. 1 is an oscillation circuit that outputs a reference signal, 2 is a frequency dividing circuit that divides the frequency of the reference signal, 3 is an analog partial frequency circuit, 4 is a motor drive circuit, 5 is a motor, 6 is a digital partial frequency circuit,
7 is a digital decoder, 8 is a display driver,
9 is a display section, 10 is an alarm control circuit, 11 is an alarm driver, and 12 is a speaker. The clock is divided into a digital section and an analog section after a certain frequency division stage, and constitutes a separate clock. When the digital alarm times match in the 10 alarm control circuits that output acoustic signals to control sound generating devices such as the speakers 12, a chime sound signal is generated, and the 12 speakers emit a chime signal as shown in Figure 2. A chime sound with one block per second is generated. The vertical axis represents the sound pressure, and the horizontal axis represents the passage of time. The section of t1 outputs 4096Hz in 0.25 seconds. The section of t2 outputs 3276.8Hz in 0.75 seconds. t3 is 0.0625
seconds, t 4 is 0.5 seconds, t 5 is 0.125 seconds, t 6 and t 7 are respectively
It is 0.0625 seconds. If you pay attention to this chime sound, 1
It can be seen that even if a pause period corresponding to the drive pulse of a motor is provided at positions 3, 14, 15, and 16, there is almost no effect on the auditory sense. This was also confirmed through experiments. Therefore, the circuit of this watch is designed to provide a pause section at the position of this chime sound and drive the motor. FIG. 3 shows the motor drive timing, digital alarm coincidence timing, and alarm start timing. here 35
indicates the motor drive pulse. Now, in the interval t8 , when the alarm time of the digital clock matches and an alarm match signal is output, the alarm starts from position 17. That is, a chime sound having the pattern shown in FIG. 2 is emitted from position 17 in FIG. 3. Then, motor drive pulse 35
Since the timing position 16 in FIG. 2 overlaps with the position 16, the motor drive enters the position 16.
Similarly, when the alarm matches in the interval t9 , the alarm starts at 18, and the motor starts driving at position 15. If the alarm matches in the section t10 , the alarm starts at 19 and the motor starts driving at position 14. When the alarm matches in the section of t 11 , the alarm starts at 20 and 1
The motor is activated at position 3. Therefore,
The alarm starts sounding with a maximum delay of 0.5 seconds after the alarm matches. FIG. 4 is a specific circuit diagram of an alarm control circuit that outputs an alarm start signal from a frequency-divided signal of an analog section and a frequency-divided signal of a digital section. 21, 22, 23, and 24 are 1/2 frequency divider circuits whose output data changes at the falling edge of the clock;
5, 26 are AND circuits, 27 is OR circuit, 28 is
NOT circuit, 29 is a 1/2 frequency divider circuit with data input,
30 is a NOT circuit, 31, 32, 33 are NAND circuits, and 34 is an AND circuit. S 1 is an 8Hz signal from the analog section, S 2 is the same 4Hz signal, and S 3 is the same 2Hz signal.
The signal S4 is also a 1Hz signal. S 5 is alarm start trigger signal, S′ 5 is 1/2 with data input
The output signal of the frequency dividing circuit 29, S 6 is 1 of the digital section.
Differential signal at Hz carry, S 7 is analog section 16
Hz signal, S8 is the analog section reset signal, S9 is the alarm match signal, S10 is the alarm ringing command signal, S11
is an alarm start signal. FIG. 5 is a timing chart of the circuit of FIG. 4. This timing chart shows the case where the alarm starts sounding 0.125 seconds after the alarm matches. Motor drive is performed in synchronization with the falling edge of S4 .
When the S9 signal rises to indicate a digital alarm match, the S6 differential signal is simultaneously output and resets the 29 1/2 frequency divider circuit. At this time, S′ 5 which is the output of the 1/2 frequency divider circuit with data input
is a logic level H (hereinafter abbreviated as H; similarly, logic level L is indicated as L). Next, when the output of S5 becomes H, the output of S'5 remains H, so the output of S11 becomes L. When the output of S5 becomes L, the output S'5 also latches VDD as data and becomes L, so the output of S11 becomes H. In other words, the output of S10 becomes H in synchronization with the first rise of the output of S11 after the alarm coincidence signal is output from the digital section, and the alarm starts. S10 and S11 are input to the alarm generation circuit, the signal of S11 becomes the initial setting trigger signal of the alarm generation circuit, and S10 becomes the signal indicating the output state of the alarm. The alarm generating circuit outputs a signal as shown in FIG. In the case of Fig. 5, the alarm starts 0.125 seconds after the alarm matches, and the motor is driven at position 13 in Fig. 2. Therefore, the alarm generation circuit outputs an alarm signal in which the alarm output of the portion 13 in FIG. 2 is suspended. This alarm generation circuit can be configured with a 1/2 frequency divider circuit, an AND circuit, an OR circuit, a NOT circuit, and the like. Further, the circuit shown in FIG. 4 is an example of the present invention, and the present invention can be implemented with other circuit configurations. In addition to chime sounds, it can be widely applied to melodies, etc.
以上のように、本発明は、デジタル部とアナロ
グ部が一致していない場合においても、アラーム
一致後、ほとんど時間的な遅れがなく、アラーム
が鳴り始める。しかも、チヤイム音等の音色に最
も影響の少ない部分にモーター駆動のためのアラ
ーム休止区間を入れるため、チヤイム音等の音色
も切れ目がなく、スムーズである等、すぐれた効
果を有するものである。 As described above, according to the present invention, even when the digital part and the analog part do not match, the alarm starts sounding with almost no time delay after the alarm matches. Moreover, since the alarm pause period for driving the motor is placed in the part that has the least effect on the chime sound and other tones, the chime sound and other tones are seamless and smooth, providing excellent effects.
第1図は本発明によるアラーム付き複合電子時
計のブロツク図、第2図は本発明によるアラーム
音の一例、第3図は本発明によるモーターの駆動
タイミング、デジタルのアラーム一致のタイミン
グ、アラームの鳴り始めのタイミングを示した
図、第4図は本発明によるアラーム制御回路の具
体例、第5図は第4図のタイミングチヤートであ
る。
1…発振回路、2…分周回路、3…アナログ部
分周回路、4…モーター駆動回路、5…モータ
ー、6…デジタル部分周回路、7…デジタルデコ
ーダー、8…表示ドライバー、9…表示部、10
…アラーム制御回路、11…アラームドライバ
ー、12…スピーカー、13,14,15,16
…チヤイム音の休止区間、17,18,19,2
0…アラームの鳴り始め、21,22,23,2
4…1/2分周回路、25,26…AND回路、27
…OR回路、28…NOT回路、29…データ入力
付き1/2分周回路、30…NOT回路、31,3
2,33…NAND回路、34…AND回路、S1…
アナログ部の8Hz信号、S2…アナログ部の4Hz信
号、S3…アナログ部の2Hz信号、S4…アナログ部
の1Hz信号、S5…アラームスタートトリガ信号、
S6…デジタル部の1Hzの微分信号、S7…アナログ
部の16Hz信号、S8…アナログ部のリセツト信号、
S9…アラーム一致信号、S10…アラーム鳴り命令
信号。
Fig. 1 is a block diagram of a composite electronic clock with an alarm according to the present invention, Fig. 2 is an example of an alarm sound according to the present invention, and Fig. 3 is a diagram showing motor drive timing, digital alarm matching timing, and alarm ringing according to the present invention. 4 is a diagram showing the initial timing, FIG. 4 is a specific example of the alarm control circuit according to the present invention, and FIG. 5 is a timing chart of FIG. 4. DESCRIPTION OF SYMBOLS 1... Oscillation circuit, 2... Frequency division circuit, 3... Analog partial frequency circuit, 4... Motor drive circuit, 5... Motor, 6... Digital partial frequency circuit, 7... Digital decoder, 8... Display driver, 9... Display section, 10
...Alarm control circuit, 11...Alarm driver, 12...Speaker, 13, 14, 15, 16
...Chain sound pause section, 17, 18, 19, 2
0...Alarm starts ringing, 21, 22, 23, 2
4...1/2 frequency divider circuit, 25, 26...AND circuit, 27
...OR circuit, 28...NOT circuit, 29...1/2 frequency divider circuit with data input, 30...NOT circuit, 31,3
2, 33...NAND circuit, 34...AND circuit, S 1 ...
8Hz signal of analog section, S 2 ... 4Hz signal of analog section, S 3 ... 2Hz signal of analog section, S 4 ... 1Hz signal of analog section, S 5 ... alarm start trigger signal,
S6 ...1Hz differential signal of digital section, S7 ...16Hz signal of analog section, S8 ...reset signal of analog section,
S 9 ...Alarm match signal, S 10 ...Alarm sounding command signal.
Claims (1)
らの基準信号を分周する第1分周回路、該第1分
周回路からの出力信号を入力し、アナログ部の分
周をする第2分周回路、該第2分周回路からの出
力信号を入力し、モーターを駆動するモーター駆
動信号を出力するモーター駆動回路、前記第1分
周回路からの出力信号を入力し、デジタル部の分
周をする第3分周回路、アラーム鳴り命令信号を
入力し、音の鳴らない休止期間のあるアラーム音
を発生する音響発生装置、前記アラーム音を前記
休止期間が前記モーター駆動信号と一致したタイ
ミングで発生させるためのアラーム鳴り命令信号
を出力するアラーム制御回路を有し、該アラーム
制御回路は、前記第2分周回路からの出力信号を
入力し、前記アラーム音に設けられた休止期間を
前記モーター駆動信号と一致させるアラームスタ
ートトリガー信号を出力する第1のゲート回路
と、該第1のゲート回路からのアラームスタート
トリガー信号及び前記第3分周回路にもとづく時
刻信号を入力し、アラームスタート信号を出力す
る第2のゲート回路と、該第2のゲート回路から
のアラームスタート信号及び前記第3分周回路に
もとづくアラーム一致信号を入力し、前記アラー
ム一致信号を前記アラームスタート信号により遅
延させて前記アラーム鳴り命令信号を出力する第
3のゲート回路とを具備することを特徴とする複
合電子時計のアラーム制御回路。1. An oscillation circuit that outputs a reference signal, a first frequency divider circuit that divides the frequency of the reference signal from the oscillation circuit, and a second frequency divider that receives the output signal from the first frequency divider circuit and divides the frequency of the analog part. frequency dividing circuit, a motor drive circuit that inputs the output signal from the second frequency dividing circuit and outputs a motor drive signal for driving the motor, inputs the output signal from the first frequency dividing circuit, and divides the frequency of the digital part. a third frequency dividing circuit that inputs an alarm sound command signal and generates an alarm sound with a pause period in which no sound is produced; The alarm control circuit has an alarm control circuit that outputs an alarm sound command signal to generate an alarm sound, and the alarm control circuit inputs the output signal from the second frequency dividing circuit, and the alarm control circuit inputs the output signal from the second frequency dividing circuit, and sets the pause period provided for the alarm sound to the motor. A first gate circuit that outputs an alarm start trigger signal to match the drive signal, and an alarm start trigger signal from the first gate circuit and a time signal based on the third frequency dividing circuit are input, and the alarm start signal is output. A second gate circuit to output, an alarm start signal from the second gate circuit, and an alarm coincidence signal based on the third frequency divider circuit are input, and the alarm coincidence signal is delayed by the alarm start signal. 1. An alarm control circuit for a composite electronic timepiece, comprising: a third gate circuit that outputs an alarm sounding command signal.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56161584A JPS5862578A (en) | 1981-10-09 | 1981-10-09 | Circuit for electronic time piece |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56161584A JPS5862578A (en) | 1981-10-09 | 1981-10-09 | Circuit for electronic time piece |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5862578A JPS5862578A (en) | 1983-04-14 |
JPS6215829B2 true JPS6215829B2 (en) | 1987-04-09 |
Family
ID=15737898
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56161584A Granted JPS5862578A (en) | 1981-10-09 | 1981-10-09 | Circuit for electronic time piece |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5862578A (en) |
-
1981
- 1981-10-09 JP JP56161584A patent/JPS5862578A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5862578A (en) | 1983-04-14 |
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