JPS62154815A - ゲ−トタ−ンオフサイリスタのゲ−ト回路 - Google Patents
ゲ−トタ−ンオフサイリスタのゲ−ト回路Info
- Publication number
- JPS62154815A JPS62154815A JP29251685A JP29251685A JPS62154815A JP S62154815 A JPS62154815 A JP S62154815A JP 29251685 A JP29251685 A JP 29251685A JP 29251685 A JP29251685 A JP 29251685A JP S62154815 A JPS62154815 A JP S62154815A
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- JP
- Japan
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- time
- gate
- turn
- delay time
- prescribed
- Prior art date
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- Pending
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- Thyristor Switches And Gates (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、複数個直列接続されたゲートターンオフサイ
リスタのゲートＭ復回路に関する。
リスタのゲートＭ復回路に関する。
ゲートターンオフサイリスタ （以下ＧＴＯと記す）を
複数個直列接続して高圧の変換装置例えばチョッパやイ
ンバータを構成する場合がある。このような場合、ＧＴ
Ｏのターンオン及びターンオフ特性を揃える必要がある
。ターンオン及びターンオフを揃える方法としては、構
成されるＧＴＯの遅れ時間ｔｄや蓄積時間ｔｓを全て揃
える方法や、ゲートの供給に時間差を設ける方法がある
。前者の方法は、ＧＴＯの製造ロフトが異なる場合には
、揃えるのが困難な場合があるので、後者の方法が比較
的簡単である。
複数個直列接続して高圧の変換装置例えばチョッパやイ
ンバータを構成する場合がある。このような場合、ＧＴ
Ｏのターンオン及びターンオフ特性を揃える必要がある
。ターンオン及びターンオフを揃える方法としては、構
成されるＧＴＯの遅れ時間ｔｄや蓄積時間ｔｓを全て揃
える方法や、ゲートの供給に時間差を設ける方法がある
。前者の方法は、ＧＴＯの製造ロフトが異なる場合には
、揃えるのが困難な場合があるので、後者の方法が比較
的簡単である。
第４図は、複数のＧＴＯＩＯ〜ｉｎと、それぞれ個別に
設けられたゲート回路２０〜２ｎとから構成されたもの
で、このゲート回路の代表的オフゲート回路を第５図に
示す。第５図は、パルストランス３１とコンデンサ３２
と、スイッチング素子３３とダイオード３４．３５とか
ら成る。第５図は、スイッチング素子３３を開放した時
に、パルストランス３１の励磁エネルギーをコンデンサ
３２へ充電するコトニょすコンデンサ電圧を電源電圧Ｅ
より上昇させて、急峻で大きい電流をＧＴＯへ供給する
方法であり、詳細製作は、特開昭５６−１３６０２３に
述べられてｔ）る。
設けられたゲート回路２０〜２ｎとから構成されたもの
で、このゲート回路の代表的オフゲート回路を第５図に
示す。第５図は、パルストランス３１とコンデンサ３２
と、スイッチング素子３３とダイオード３４．３５とか
ら成る。第５図は、スイッチング素子３３を開放した時
に、パルストランス３１の励磁エネルギーをコンデンサ
３２へ充電するコトニょすコンデンサ電圧を電源電圧Ｅ
より上昇させて、急峻で大きい電流をＧＴＯへ供給する
方法であり、詳細製作は、特開昭５６−１３６０２３に
述べられてｔ）る。
第６図は、第４図の構成のそれぞれのオフゲート信号を
示したもので、分担を揃えるためＧＴＯの蓄積時間ｔ８
の差（Δｔｓ）に応じて、ゲート信号に時間差を設けＧ
ＴＯのターンオフを揃えるようにしている。このオフゲ
ート信号幅が全て同一の場合には、第５図に示すオフゲ
ート回路で、コンデンサの容量、パルストランスの励磁
電流、電源電圧にバラツキがたとえば±１０％あると、
第６図のコンデンサ電圧ＶｅＯ＋ＶＣ１＋ＶＣｎのよう
に電圧差が生じ。
示したもので、分担を揃えるためＧＴＯの蓄積時間ｔ８
の差（Δｔｓ）に応じて、ゲート信号に時間差を設けＧ
ＴＯのターンオフを揃えるようにしている。このオフゲ
ート信号幅が全て同一の場合には、第５図に示すオフゲ
ート回路で、コンデンサの容量、パルストランスの励磁
電流、電源電圧にバラツキがたとえば±１０％あると、
第６図のコンデンサ電圧ＶｅＯ＋ＶＣ１＋ＶＣｎのよう
に電圧差が生じ。
オフゲート電流の大きさがばらつき、ＧＴＯのターンオ
フ特性が揃わなくなる場合がある。
フ特性が揃わなくなる場合がある。
そこで、第７図に示すごとく、各オフゲート信号幅を、
Ｔ、を基準として、Ｖｃｘ＜ＶｃｏではＴ、＞Ｔ、。
Ｔ、を基準として、Ｖｃｘ＜ＶｃｏではＴ、＞Ｔ、。
ｖｃｎ＞ｖｌｌでは丁。＜Ｔ、と調整することにより、
各コンデンサ電圧をＶＣｏ＝ＶＣ□＝ ＶＣｎ ＝ Ｖ
Ｃに揃えている。
各コンデンサ電圧をＶＣｏ＝ＶＣ□＝ ＶＣｎ ＝ Ｖ
Ｃに揃えている。
以上の手段により、ＧＴＯの蓄積時間のばらつき、ゲー
ト回路における諸室数のばらつきの影響を除いて、ＧＴ
Ｏのターンオフ特性を揃えることができる。しかし、Ｇ
ＴＯの蓄積時間は運転時の温度上昇などによって変化す
る。直列接続されたＧＴＯのうち一つのＧＴＯの蓄積時
間が短くなれば、この早くターンオフした素子に過電圧
が加わり素子を破損させる可能性があり問題となる。
ト回路における諸室数のばらつきの影響を除いて、ＧＴ
Ｏのターンオフ特性を揃えることができる。しかし、Ｇ
ＴＯの蓄積時間は運転時の温度上昇などによって変化す
る。直列接続されたＧＴＯのうち一つのＧＴＯの蓄積時
間が短くなれば、この早くターンオフした素子に過電圧
が加わり素子を破損させる可能性があり問題となる。
したがって、本発明の目的は前述の点に鑑みなされたも
のであり、ＧＴＯの蓄積時間の変化にかかわらずＧＴＯ
のターンオフ時間を揃えることのできるゲート回路を提
供することにある。
のであり、ＧＴＯの蓄積時間の変化にかかわらずＧＴＯ
のターンオフ時間を揃えることのできるゲート回路を提
供することにある。
この目的を達成するために、本発明は各ＧＴＯのターン
オフ時間を検出して、各ゲート回路のスイッチング素子
の通流時間を制御するようにしたものである。
オフ時間を検出して、各ゲート回路のスイッチング素子
の通流時間を制御するようにしたものである。
以下１本発明の一実施例について第１図を参照して説明
する。図中、第４図と同一の部分は同一の符号をもって
図示した。第１図において、４０はカウンタ、５０はオ
フゲート信号のディレィ回路、６０はＧＴＯＩＯのター
ンオフ時のゲート・陰極間の電圧検出回路、１００はマ
イクロプロセッサである。
する。図中、第４図と同一の部分は同一の符号をもって
図示した。第１図において、４０はカウンタ、５０はオ
フゲート信号のディレィ回路、６０はＧＴＯＩＯのター
ンオフ時のゲート・陰極間の電圧検出回路、１００はマ
イクロプロセッサである。
オフゲート信号０ＦＦＩによりゲート回路２０のスイッ
チング素子は通流する。破線で囲んだ部分７１〜７ｎは
それぞれ７０と同じ構成を持つ。第２図、第３図をもと
に第１図の動作を説明する。最初にＧＴＯ１０〜Ｉｎの
オフゲート信号用のディレィ回路のディレィ時間ＴｄＯ
〜Ｔｄｎ、オフゲート信号幅Ｔ、〜Ｔｎは第７図と同様
に設定されていたものとする。そしてオフゲート信号入
力時からＧＴＯのターンオフまでの時間が、素子の温度
上昇などにより第２回のごとくそれぞれ１．．１．．１
．。となったとする。同図に示すようにＧＴＯのゲート
・陰極間型圧ＶＱ−Ｋａ〜ＶＧ−Ｋｎは、陽極電流工、
。〜Ｉａｎが流れている間は非常に小さいが、ＧＴＯの
ターンオフ時には一２０〜２５Ｖ程度の大きな値となる
（詳しくは特開昭５８−１１２４７９を参照）。この電
圧変化を検出回路６０〜６ｎにより検出する。
チング素子は通流する。破線で囲んだ部分７１〜７ｎは
それぞれ７０と同じ構成を持つ。第２図、第３図をもと
に第１図の動作を説明する。最初にＧＴＯ１０〜Ｉｎの
オフゲート信号用のディレィ回路のディレィ時間ＴｄＯ
〜Ｔｄｎ、オフゲート信号幅Ｔ、〜Ｔｎは第７図と同様
に設定されていたものとする。そしてオフゲート信号入
力時からＧＴＯのターンオフまでの時間が、素子の温度
上昇などにより第２回のごとくそれぞれ１．．１．．１
．。となったとする。同図に示すようにＧＴＯのゲート
・陰極間型圧ＶＱ−Ｋａ〜ＶＧ−Ｋｎは、陽極電流工、
。〜Ｉａｎが流れている間は非常に小さいが、ＧＴＯの
ターンオフ時には一２０〜２５Ｖ程度の大きな値となる
（詳しくは特開昭５８−１１２４７９を参照）。この電
圧変化を検出回路６０〜６ｎにより検出する。
各カウンタはオフゲート信号入力時から電圧検出回路６
０〜６ｎの出力時までの時間ｔ０〜ｔ０をカウントする
。所定時間後、マイクロプロセッサ１００ ｉよ各カウ
ンタの値を読み出して比較し、最大値を示したＧＴＯ（
ｔｎ）のディレィ時間（Ｔｄｎ）を所定時間だけ縮め、
最小値を示したＧＴＯ（ｔＯ）のディレィ時間（Ｔｄ、
）を所定時間だけ増すことによって、第３図のように
各ＧＴＯのターンオフ時間を揃える。以上の制御におい
て、各ＧＴＯのオフゲート信号のディレィ時間Ｔｄ（ｎ
）の最小値が所定の値Ｔｄｓを超えた時には、マイクロ
プロセッサ１００により各ディレィ時間Ｔｄ（ｎ）から
−律にＴｄｓを差し引いて、ディレィ時間が不必要に大
きくならないようにする。
０〜６ｎの出力時までの時間ｔ０〜ｔ０をカウントする
。所定時間後、マイクロプロセッサ１００ ｉよ各カウ
ンタの値を読み出して比較し、最大値を示したＧＴＯ（
ｔｎ）のディレィ時間（Ｔｄｎ）を所定時間だけ縮め、
最小値を示したＧＴＯ（ｔＯ）のディレィ時間（Ｔｄ、
）を所定時間だけ増すことによって、第３図のように
各ＧＴＯのターンオフ時間を揃える。以上の制御におい
て、各ＧＴＯのオフゲート信号のディレィ時間Ｔｄ（ｎ
）の最小値が所定の値Ｔｄｓを超えた時には、マイクロ
プロセッサ１００により各ディレィ時間Ｔｄ（ｎ）から
−律にＴｄｓを差し引いて、ディレィ時間が不必要に大
きくならないようにする。
また、ディレィ時間Ｔｄ（ｎ）はあらかじめ設定する必
要はなく、自動的に調整される。
要はなく、自動的に調整される。
ディレィ回路５０〜５ｎは、例えば第８図の構成で実現
できる。 ８ｎはダウンカウンタ、 ９ｎは単安定マル
チバイブレータである。ダウンカウンタはオフゲート信
号により、あらかじめマイクロプロセッサより受は取っ
ていた数値をダウンカウントし始め、カウント値Ｏにて
単安定マルチへオフゲート信号を出し、単安定マルチは
あらかじめ設定された信号幅（Ｔｎ）だけオフゲート信
号を出力する。
できる。 ８ｎはダウンカウンタ、 ９ｎは単安定マル
チバイブレータである。ダウンカウンタはオフゲート信
号により、あらかじめマイクロプロセッサより受は取っ
ていた数値をダウンカウントし始め、カウント値Ｏにて
単安定マルチへオフゲート信号を出し、単安定マルチは
あらかじめ設定された信号幅（Ｔｎ）だけオフゲート信
号を出力する。
電圧検出回路６０〜６ｎの構成例は特開昭５８−１１２
４７９にあるので省略する。
４７９にあるので省略する。
以上のように、本発明によればＧＴ○を複数個直列接続
して構成した装置において、各ＧＴ○のターンオフ時間
を検出して各ゲート回路のスイッチング素子の通流時間
を制御することにより、直列接続時のターンオフ特性を
揃え、安定な運転を行うことができる。
して構成した装置において、各ＧＴ○のターンオフ時間
を検出して各ゲート回路のスイッチング素子の通流時間
を制御することにより、直列接続時のターンオフ特性を
揃え、安定な運転を行うことができる。
第１図は本発明の一実施例を示すブロック図、第２図、
第３図は第１図の動作を示すタイムチャート、第４図は
本発明を適用出来る各別にゲート回路を備えたゲートタ
ーンオフサイリス、りの直列回路図、第５図は第４図の
ゲート回路の詳細接続図、第６図、第７図は従来のゲー
ト信号を示すタイムチャート、第８図は第１図中のディ
レィ回路の一実施例を示すブロック図である。 １０．１１．＝４ｎ−ＧＴＯ２０，２１，−２ｎ−ゲー
ト回路３１・・・パルストランス ３２・・・コンデン
サ３３・・・トランジスタ ３４ 、３５・・・ダイ
オード４０．４１．・・・４ｎ・・・カウンタ５０．５
１．・・・５ｎ・・・ディレィ回路６０．６１．・・・
６ｎ・・・電圧検出回路８ｎ・・・ダウンカウンタ ９ｎ・・・単安定マルチバイブレータ 代理人 弁理士 則 近 憲 佑 同 三俣弘文 第１図 第２図 第３１！［ 第４図 第５図 第６図
第３図は第１図の動作を示すタイムチャート、第４図は
本発明を適用出来る各別にゲート回路を備えたゲートタ
ーンオフサイリス、りの直列回路図、第５図は第４図の
ゲート回路の詳細接続図、第６図、第７図は従来のゲー
ト信号を示すタイムチャート、第８図は第１図中のディ
レィ回路の一実施例を示すブロック図である。 １０．１１．＝４ｎ−ＧＴＯ２０，２１，−２ｎ−ゲー
ト回路３１・・・パルストランス ３２・・・コンデン
サ３３・・・トランジスタ ３４ 、３５・・・ダイ
オード４０．４１．・・・４ｎ・・・カウンタ５０．５
１．・・・５ｎ・・・ディレィ回路６０．６１．・・・
６ｎ・・・電圧検出回路８ｎ・・・ダウンカウンタ ９ｎ・・・単安定マルチバイブレータ 代理人 弁理士 則 近 憲 佑 同 三俣弘文 第１図 第２図 第３１！［ 第４図 第５図 第６図
Claims (1)
- 複数のゲートターンオフサイリスタを直列接続して構成
した装置のゲートターンオフサイリスタの各々に設けら
れるゲート回路において、ゲートターンオフサイリスタ
のオフゲート電力を蓄積するためのコンデンサと、この
コンデンサの電荷を放電してオフゲート電流を供給する
スイッチング素子とを具備し、ゲートターンオフサイリ
スタのターンオフ時間を揃えるために、各ゲートターン
オフサイリスタのターンオフ時間を検出して前記スイッ
チング素子の通流時間を制御する機能を備えたことを特
徴とするゲートターンオフサイリスタのゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29251685A JPS62154815A (ja) | 1985-12-27 | 1985-12-27 | ゲ−トタ−ンオフサイリスタのゲ−ト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29251685A JPS62154815A (ja) | 1985-12-27 | 1985-12-27 | ゲ−トタ−ンオフサイリスタのゲ−ト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62154815A true JPS62154815A (ja) | 1987-07-09 |
Family
ID=17782823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29251685A Pending JPS62154815A (ja) | 1985-12-27 | 1985-12-27 | ゲ−トタ−ンオフサイリスタのゲ−ト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62154815A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0470209A (ja) * | 1990-07-11 | 1992-03-05 | Hitachi Ltd | スイッチング素子駆動方法及びその装置 |
| WO1995025383A1 (de) * | 1994-03-15 | 1995-09-21 | Siemens Aktiengesellschaft | Verfahren und vorrichtung zur vergleichmässigung der spannungsaufteilung seriengeschalteter, gategesteuerter halbleiter |
| EP0924860A1 (de) * | 1997-12-17 | 1999-06-23 | Alcatel Alsthom Compagnie Générale d'Electricité | Verfahren und Schaltungsanordnung zur Sperrspannungsausgleichsregelung in einer Reihenschaltung gate-gesteuerter Halbleiter |
-
1985
- 1985-12-27 JP JP29251685A patent/JPS62154815A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0470209A (ja) * | 1990-07-11 | 1992-03-05 | Hitachi Ltd | スイッチング素子駆動方法及びその装置 |
| WO1995025383A1 (de) * | 1994-03-15 | 1995-09-21 | Siemens Aktiengesellschaft | Verfahren und vorrichtung zur vergleichmässigung der spannungsaufteilung seriengeschalteter, gategesteuerter halbleiter |
| EP0924860A1 (de) * | 1997-12-17 | 1999-06-23 | Alcatel Alsthom Compagnie Générale d'Electricité | Verfahren und Schaltungsanordnung zur Sperrspannungsausgleichsregelung in einer Reihenschaltung gate-gesteuerter Halbleiter |
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