JPS62152523U - - Google Patents

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JPS62152523U
JPS62152523U JP4026186U JP4026186U JPS62152523U JP S62152523 U JPS62152523 U JP S62152523U JP 4026186 U JP4026186 U JP 4026186U JP 4026186 U JP4026186 U JP 4026186U JP S62152523 U JPS62152523 U JP S62152523U
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JP
Japan
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timing
held
sampled
comparators
signal sampled
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JP4026186U
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Description

【図面の簡単な説明】
第1図は本考案の一例の構成図、第2図はその
説明のための図、第3図〜第5図は従来の技術の
説明のための図である。 1は入力端子、2〜4はサンプルホールド回路
、5〜5はコンパレータ、6H,6Lは電源
端子、7〜7n+1は抵抗器、8〜8……
n−1,9はラツチ回路、10はエンコーダ、
11は出力端子である。

Claims (1)

  1. 【実用新案登録請求の範囲】 サンプルホールドされた入力信号をそれぞれ検
    出レベルの異なる複数のコンパレータに入力し、 これらのコンパレータの出力をラツチしてエン
    コードするようにしたAD変換回路において、 上記コンパレータを2群に分割し、 第1のタイミングで上記サンプルホールドされ
    た入力信号を上記第1のタイミングの間の第2の
    タイミングで再度サンプルホールドし、 上記第1のタイミングでサンプルホールドされ
    た信号を上記コンパレータの一方の群に供給する
    と共に、 上記第2のタイミングでサンプルホールドされ
    た信号を上記コンパレータの他方の群に供給し、 上記一方及び他方のコンパレータ群が交互に駆
    動されるようにして駆動電流を一定化したことを
    特徴とするAD変換回路。
JP4026186U 1986-03-19 1986-03-19 Pending JPS62152523U (ja)

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JP4026186U JPS62152523U (ja) 1986-03-19 1986-03-19

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JP4026186U JPS62152523U (ja) 1986-03-19 1986-03-19

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JPS62152523U true JPS62152523U (ja) 1987-09-28

Family

ID=30854195

Family Applications (1)

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JP4026186U Pending JPS62152523U (ja) 1986-03-19 1986-03-19

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