JPS62152522U - - Google Patents
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- Publication number
- JPS62152522U JPS62152522U JP4047286U JP4047286U JPS62152522U JP S62152522 U JPS62152522 U JP S62152522U JP 4047286 U JP4047286 U JP 4047286U JP 4047286 U JP4047286 U JP 4047286U JP S62152522 U JPS62152522 U JP S62152522U
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- switch
- signal input
- threshold voltage
- voltage setting
- Prior art date
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- Pending
Links
- 238000007493 shaping process Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Manipulation Of Pulses (AREA)
Description
第１図は本考案の実施例の方形波整形回路の構
成図、第２図は従来の方形波整形回路の構成図で
ある。 １……方形波整形回路、４……アナログスイツ
チ、６……信号入力端子、８……しきい値電圧設
定端子、１２，１４……スイツチ端子、２８……
プルアツプ抵抗。
成図、第２図は従来の方形波整形回路の構成図で
ある。 １……方形波整形回路、４……アナログスイツ
チ、６……信号入力端子、８……しきい値電圧設
定端子、１２，１４……スイツチ端子、２８……
プルアツプ抵抗。
Claims (1)
- 信号入力端子、しきい値電圧設定端子および信
号入力に応答してオンオフするスイツチ部に設け
られた２つのスイツチ端子を有する半導体集積回
路で構成されたアナログスイツチを備え、このア
ナログスイツチの前記信号入力端子としきい値電
圧設定端子とに正弦波信号を共通に入力する一方
、前記両スイツチ端子の内の一方に次段回路の電
源電圧へのプルアツプ抵抗を接続し、スイツチ端
子の他方を接地したことを特徴とする方形波整形
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4047286U JPS62152522U (ja) | 1986-03-18 | 1986-03-18 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4047286U JPS62152522U (ja) | 1986-03-18 | 1986-03-18 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62152522U true JPS62152522U (ja) | 1987-09-28 |
Family
ID=30854586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4047286U Pending JPS62152522U (ja) | 1986-03-18 | 1986-03-18 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62152522U (ja) |
-
1986
- 1986-03-18 JP JP4047286U patent/JPS62152522U/ja active Pending