JPS62152082A - Raster scan type graphic display device - Google Patents
Raster scan type graphic display deviceInfo
- Publication number
- JPS62152082A JPS62152082A JP29525985A JP29525985A JPS62152082A JP S62152082 A JPS62152082 A JP S62152082A JP 29525985 A JP29525985 A JP 29525985A JP 29525985 A JP29525985 A JP 29525985A JP S62152082 A JPS62152082 A JP S62152082A
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- serial
- data
- output
- frame memory
- parallel
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- Pending
Links
Landscapes
- Digital Computer Display Output (AREA)
- Image Generation (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
コノ発明は、コンピュータによる図形情報処理システム
で使われるラスタスキャン型図形表示装置に関するもの
である。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a raster scan type graphic display device used in a computer graphic information processing system.
従来の技術
近年、プリント基板の設計1機構設計、グラフィックデ
ザインなどの図形情報を処理する分野では、Compu
ter Aided Design /Compute
r AidedManufacturing (以下C
AD/CAMと略す)など、コンピュータの高速大容量
情報処理能力を利用した図形情報処理システムの普及が
著しくなっている。2. Description of the Related Art In recent years, computer
ter Aided Design /Compute
r Aided Manufacturing (hereinafter referred to as C
Graphical information processing systems such as AD/CAM (abbreviated as AD/CAM) that utilize the high-speed, large-capacity information processing capabilities of computers are becoming increasingly popular.
第3図に図形情報処理システムを構成する機器の一例を
示す、第3図において、乙は図形情報の数値処理や他の
コンピュータシステム間トのデータ転送などを行なうコ
ンピュータ本体である。bおよびCは図形情報などの各
種データを記憶する補助記憶装置である。eは図形情報
などをハードコピーするためのプロッタである。fは図
形情報をラスタスキャン型陰極線管(以下CRTと呼ぶ
)上に表示するラスタスキャン型図形表示装置である。FIG. 3 shows an example of equipment constituting a graphical information processing system. In FIG. 3, B is a computer that performs numerical processing of graphical information and data transfer between other computer systems. b and C are auxiliary storage devices that store various data such as graphic information. e is a plotter for hard copying graphic information and the like. f is a raster scan type graphic display device that displays graphic information on a raster scan type cathode ray tube (hereinafter referred to as CRT).
gはコンピュータ本体aに対して、図形処理命令などを
与えたり、コンピュータ本体aからの処理結果を表示し
たりするためのキャラクタ端末装置である。hは図形情
報を入力するだめのディジタイザである。g is a character terminal device for giving graphic processing commands and the like to the computer main body a and displaying processing results from the computer main body a. h is a digitizer for inputting graphic information.
こうした図形情報処理システムの利用者からは、扱う図
形情報の複雑化、情報量の増加のため、図形情報処理シ
ステムの中でも特に、図形情報をコンピュータ本体aか
ら受取り、CR7画面上に表示して利用者に視覚情報と
して提供するラスタスキャン型図形表示装置に対し、表
示画素数の拡大。Due to the complexity of the graphic information handled and the increase in the amount of information, users of these graphic information processing systems receive graphic information from the computer main unit a and use it by displaying it on the CR7 screen. Expanding the number of display pixels for raster scan type graphic display devices that provide visual information to users.
表示速度の向上9表示色数の増加などに関して、性能向
上の要求が強い。またここ数年、人間工学的見地からコ
ンピュータシステムの利用環境の見直しが進み、ラスタ
スキャン型CRTを使用した表示装置に対しては、フリ
ッカの減少など、利用者の疲労を抑えるような表示装置
が求められてきている。Improving Display Speed 9 There is a strong demand for improved performance in terms of increasing the number of display colors. In addition, in recent years, the environment in which computer systems are used has been reviewed from an ergonomic standpoint, and display devices that use raster scan type CRTs are now being developed to reduce flicker and reduce user fatigue. It's being sought after.
このような利用者側からの要求に応じて、最近のラスタ
スキャン型図形表示装置は、表示画素数の拡大のために
画面表示用のメモリ容量を増加させたり、フリッカを減
らすためにフレーム周波数を上げるなどによる高機能化
が進んでいる。In response to such demands from users, recent raster scan graphics display devices have increased memory capacity for screen display to increase the number of display pixels, and increased frame frequency to reduce flicker. Improvements in functionality are progressing by increasing the number of devices.
以下、図面を参照しながら従来のラスタスキャン型図形
表示装置について説明する。Hereinafter, a conventional raster scan type graphic display device will be described with reference to the drawings.
第4図は従来のラスタスキャン型図形表示装置のブロッ
ク図を示すものである。第4図において、1は画面表示
制御信号発生器(CRT Controller:以
下CRTCと呼ぶ)で、タイミング発生器10からの0
RTC;クロックを分周して、フレームメモリ5に対し
表示アドレスを、またCRTに対し画面上に画像を構成
するために使用する垂直・水平同期信号を発生するもの
である。ここで、表示アドレスとは、第5図に示すよう
に、フレームメモリ6のデータをCRT画面表示位置に
対応して順次読出し、CR7画面上にそのデータに対応
したドツトパターンを、データ中の1ビツトの内容が“
1′のときはCR7画面上の1ビツトヲオンし、“0”
のときはオフするという方法で表示するために、フレー
ムメモリ5に印加するアドレスである。FIG. 4 shows a block diagram of a conventional raster scan type graphic display device. In FIG. 4, 1 is a screen display control signal generator (CRT Controller: hereinafter referred to as CRTC), which outputs 0 from a timing generator 10.
RTC: A clock is frequency-divided to generate display addresses for the frame memory 5 and vertical and horizontal synchronization signals used for composing images on the CRT screen. Here, the display address means, as shown in FIG. The contents of the bit are “
When it is 1', turn on 1 bit on the CR7 screen and set it to "0".
This is an address to be applied to the frame memory 5 in order to display the image by turning it off when .
2はOP U (Central Processin
g Unit )であり、タイミング発生器1oからの
クロックに従って、0RTC1に対し垂直・水平同期信
号のタイミングパラメータなどの設定を行なったり、フ
レームメモリ5に対して図形データの設定、修正などの
ためにデー2の読書きを行なったりする。2 is OP U (Central Processing
g Unit ), it sets the timing parameters of the vertical and horizontal synchronization signals for the 0RTC1 according to the clock from the timing generator 1o, and sends data to the frame memory 5 for setting and modifying graphic data. I also do some reading and writing.
3は、CPU2からの図形データの書込み、読出しのた
めに出されるCPUアドレスと0RTC1からの表示ア
ドレスとを、前記両アドレスが同時に出力されてCr1
7画面上にちらつきが生じないように、切替えてフレー
ムメモリ5のアドレス入力端子に印加するためのアドレ
ス切替器である。3 is the CPU address output for writing and reading graphic data from the CPU 2 and the display address from 0RTC1, and the CPU address and the display address from 0RTC1 are outputted simultaneously and the CPU address is output to Cr1.
7 This is an address switch for switching and applying the voltage to the address input terminal of the frame memory 5 so as not to cause flickering on the screen.
41d、フレームメモリ5に対しCPU2が図形データ
を書込むときに、CPU2のデータバス13とフレーム
メモリ6のデータ入力端子とを接続するためのバッファ
である。41d, a buffer for connecting the data bus 13 of the CPU 2 and the data input terminal of the frame memory 6 when the CPU 2 writes graphic data to the frame memory 5;
5は、第6図に示すようにCRTの画面上に表示する図
形の画面表示位置と1対1に対応した表示アドレスに図
形データを記憶するフレームメモリであり、データの入
力端子と出力端子が別になっている。5 is a frame memory that stores graphic data at a display address that corresponds one-to-one with the screen display position of a graphic to be displayed on the CRT screen, and has a data input terminal and an output terminal. It's separate.
6ば、CPU2がフレームメモリ5の内容を読出すとき
に、CPU2のデータバス13とフレームメモリ6のデ
ータ出力端子とを接続するだめのバッファである。6 is a buffer for connecting the data bus 13 of the CPU 2 and the data output terminal of the frame memory 6 when the CPU 2 reads the contents of the frame memory 5.
7は並列直列変換器であり、フレームメモリ5から出力
される並列の図形データを、タイミング発生器1Qかも
のビデオクロックに従って直列データに変換するもので
ある。Reference numeral 7 denotes a parallel-to-serial converter, which converts the parallel graphic data outputted from the frame memory 5 into serial data according to the video clock of the timing generator 1Q.
8はCPU2の動作を制御するプログラムなどを記憶し
ている主記憶メモリである。9は発振器で、装置の動作
の基本となるクロックを発生する。Reference numeral 8 denotes a main memory that stores programs for controlling the operation of the CPU 2 and the like. Reference numeral 9 denotes an oscillator that generates a clock that is the basis of the operation of the device.
1oはタイミング発生器で、発振器9より得られる前記
クロックを分周して並列直列変換器7の並列データロー
ドクロックや0RTC1およびCPU2の動作クロック
やフレームメモリ5に対する制御クロックなどを発生す
る。A timing generator 1o divides the frequency of the clock obtained from the oscillator 9 to generate a parallel data load clock for the parallel-to-serial converter 7, an operating clock for the 0RTC 1 and the CPU 2, a control clock for the frame memory 5, and the like.
11はCRTClから出力される表示アドレスをアドレ
ス切替器3の一方の入力端子に伝えるだめの表示アドレ
スバスである。12はCPU2のアドレス出力をアドレ
ス切替器3の他の入力端子や主記憶メモリ8のアドレス
入力端子等に転送するためのアドレスバスである。13
は、CPU2とCRTCIやバッファ4.主記憶メモリ
8.バッファ6などとの間で、制御パラメータや図形デ
ータやプログラムなどを転送するためのデータ・バスで
ある。Reference numeral 11 denotes a display address bus for transmitting the display address output from CRTCl to one input terminal of the address switch 3. Reference numeral 12 denotes an address bus for transferring the address output of the CPU 2 to other input terminals of the address switch 3, address input terminals of the main memory 8, and the like. 13
CPU2, CRTCI and buffer 4. Main memory memory8. This is a data bus for transferring control parameters, graphic data, programs, etc. to and from the buffer 6, etc.
14は発振器9の前記基本クロックをタイミング発生器
1oで分周したものをCRTllの基本クロックとして
伝えるだめのCRTCクロック線である。16は、前記
0RTOクロツクと同様に、発振器9の前記基本クロッ
クをタイミング発生器10で分周したものをCPU2に
基本クロックとして伝えるためのCPUクロック線であ
る。16は、フレームメモリ6に対し、CPU2から図
形データを書込むときに使用するWRITE信号線であ
る。Reference numeral 14 denotes a CRTC clock line for transmitting the basic clock of the oscillator 9 divided by the timing generator 1o as the basic clock of the CRTll. 16 is a CPU clock line for transmitting the basic clock of the oscillator 9 divided by the timing generator 10 to the CPU 2 as the basic clock, similar to the 0RTO clock. 16 is a WRITE signal line used when writing graphic data from the CPU 2 to the frame memory 6.
17は、フレームメモリ5に対し、行アドレスを設定す
るための行アドレス選択信号(Row Addasss
exect信号−以下RAS信号と略す)を伝えるRA
S信号線である。18は、フレームメモリ6に対し、列
アドレスを設定するための列アドレス選択信号(Col
umn Address 5elect信号−以下CA
S信号と略す)を伝えるCAS信号線である。RAS信
号およびCAS信号は、例えば、フレームメモリ5を構
成するメモリ素子としてダイナミックRA M (Dy
namic Randam AccessM6mOr7
−以下、DRAMと略す)を使用すると、DRAMのア
ドレス構成が行アドレスと列アドレスの組合せで特定の
データビットを読書きできるようになっており、これら
行アドレスと列アドレスを順次、DRAMに設定するた
めにDRAMに印加される信号である。17 is a row address selection signal (Row Addasss) for setting a row address for the frame memory 5;
RA that conveys the execute signal (hereinafter abbreviated as RAS signal)
This is the S signal line. 18 is a column address selection signal (Col) for setting a column address for the frame memory 6.
umn Address 5 select signal - CA below
This is a CAS signal line that transmits the S signal. The RAS signal and the CAS signal are transmitted to a dynamic RAM (Dy
namic Random AccessM6mOr7
- When using DRAM (hereinafter abbreviated as DRAM), the address structure of DRAM is such that specific data bits can be read and written by a combination of row address and column address, and these row addresses and column addresses are sequentially set in DRAM. This signal is applied to the DRAM in order to do this.
19は、発振器9の前記クロックに従ってタイミング発
生器10が作るビデオクロックを伝えるためのビデオク
ロック線である。2oは、並列直列変換器7から出力さ
れるビデオ信号をCRTに伝えるためのビデオ信号線で
あり、上記ビデオ信号は並列直列変換器7に設定された
図形データが前記ビデオクロックに従って直列データと
して出力されるものである。Reference numeral 19 denotes a video clock line for transmitting a video clock generated by the timing generator 10 in accordance with the clock of the oscillator 9. 2o is a video signal line for transmitting the video signal output from the parallel-to-serial converter 7 to the CRT, and the video signal is output as serial data according to the video clock from the graphic data set in the parallel-to-serial converter 7. It is something that will be done.
以上のように構成されたラスタスキャン型図形表示装置
について、以下その動作を説明する。The operation of the raster scan type graphic display device configured as described above will be explained below.
0RTC1から出力される表示アドレスが、アドレス切
替器3を介してフレームメモリ5のアドレス入力端子に
印加され、前記アドレスに対応するフレームメモリS内
の図形データが出力される。The display address output from the 0RTC 1 is applied to the address input terminal of the frame memory 5 via the address switch 3, and the graphic data in the frame memory S corresponding to the address is output.
この図形データは、並列直列変換器7によって前記ビデ
オクロックに従って並列データから直列データに変換さ
れ、ビデオ信号として出力される。This graphic data is converted from parallel data to serial data by the parallel-serial converter 7 according to the video clock, and is output as a video signal.
続いて、フレームメモリ6が記憶する図形データに対す
るCPU2の書込み、読出し動作について説明する。C
PU2は、アドレス切替器3を介して、フレームメモリ
5に対し、図形データの書込みや読出しを行なうための
アドレスを印加する。Next, the writing and reading operations of the CPU 2 with respect to the graphic data stored in the frame memory 6 will be explained. C
The PU 2 applies an address for writing or reading graphic data to the frame memory 5 via the address switch 3.
そして、データ書込みの場合は、バッファ4を介して前
記アドレスに対応するフレームメモリ6に対し、CPU
2が図形データの書込みを行なう。In the case of data writing, the CPU writes data to the frame memory 6 corresponding to the address via the buffer 4.
2 writes graphic data.
一方、読出しの場合は、バッフ76を介して、前記アド
レスに対応するフレームメモリ5からCPU2が図形デ
ータを読出す。On the other hand, in the case of reading, the CPU 2 reads graphic data from the frame memory 5 corresponding to the address via the buffer 76.
以上が、フレームメモリ5に記憶されている図形データ
をCRTCIから出力される表示アドレスに従って順次
017画面上に表示する動作と、CPU2がフレームメ
モリ5の必要なアドレスに対して図形データを読み書き
する動作の説明であるが、ここで、この発明において関
係しているフレームメモリ5周辺の詳細な構成と動作に
ついて、第6図および第7図を用いて説明する。The above is the operation of sequentially displaying the graphic data stored in the frame memory 5 on the 017 screen according to the display address output from the CRTCI, and the operation of the CPU 2 reading and writing graphic data to the necessary addresses of the frame memory 5. Now, the detailed configuration and operation of the surroundings of the frame memory 5, which are related to the present invention, will be explained using FIGS. 6 and 7.
第6図は第4図中のアドレス切替器3とバッファ4とフ
レームメモリ5とバッファ6と並列直列変換器7とで構
成される部分の詳細なブロック図である。第7図は第6
図中のフレームメモリ5を説明の便宜上N組(Nは自然
数)のメモリブロック5−1から5−Nまでに分割した
ときの、1個のメモリブロックの構成図である。第7図
は、メモリ素子としてデータ入力端子が1端子、データ
出力端が1端子で、入出力端子は別になっている前記D
RAMを用いている。このメモリブロックは、8個のD
RAMで構成し、メモリブロックとしてのデータ入出力
線はそれぞ′t′L8本ずつになっている。FIG. 6 is a detailed block diagram of a portion consisting of the address switch 3, buffer 4, frame memory 5, buffer 6, and parallel-to-serial converter 7 in FIG. Figure 7 is the 6th
It is a configuration diagram of one memory block when the frame memory 5 in the figure is divided into N groups (N is a natural number) of memory blocks 5-1 to 5-N for convenience of explanation. FIG. 7 shows the D as a memory element, which has one data input terminal, one data output terminal, and separate input and output terminals.
It uses RAM. This memory block consists of 8 D
It is composed of RAM, and each memory block has eight data input/output lines 't'L.
ここで、現在説明しているラスタスキャン型図形表示装
置の性能を、CRT画面表示構成が水平方向1280ド
ツト、垂直方向1024ドツト。Here, the performance of the raster scan type graphic display device currently being described is that the CRT screen display configuration is 1280 dots in the horizontal direction and 1024 dots in the vertical direction.
フレーム周波数を60Hzとすると、現在のラスタスキ
ャン型CRTの性能からビデオ信号の同周波数はおよそ
100MH2必要になる。一般に、DRAMは、アドレ
スをRAS信号およびCAS信号によって印加して、デ
ータを読み書きした後、再びアドレス入力が加えられる
までのサイクル時間が約250nS〜40onSかかる
。前記DRAMにより構成されたフレームメモリ6に対
しては、第4図0PU2からの図形データの書込み、読
出しのための期間(以降CPU期間とする)と、CRT
画面上に表示するために、0RTC1により得られる表
示アドレスに対する図形データを読出す期間(以降CR
TC期間とする)の2つの期間が交互に繰返されるため
、前記DRAMのサイクル時間を40On15とすると
、0RTC1が表示アドレスをフレームメモリ5に印加
して、フレームメモリ5から図形データの表示のために
読出し、続いて前記CPU期間が入り再びCRTOlが
フレームメモリ6に表示アドレスを印加できるまで80
01Sかかることになる。If the frame frequency is 60 Hz, the same frequency of the video signal is required to be approximately 100 MH2 based on the performance of current raster scan type CRTs. In general, a DRAM requires a cycle time of approximately 250 nS to 40 onS after an address is applied using a RAS signal and a CAS signal to read or write data until an address input is applied again. The frame memory 6 constituted by the DRAM has a period for writing and reading graphic data from the 0PU2 in FIG.
A period (hereinafter referred to as CR
Since two periods (referred to as TC periods) are repeated alternately, if the cycle time of the DRAM is 40On15, 0RTC1 applies a display address to the frame memory 5 and displays graphic data from the frame memory 5. 80 until the CPU period starts and the CRTOl can apply the display address to the frame memory 6 again.
It will take 01S.
一方、ビデオ信号としては、周波数100MH2゜周期
101!iで1ドツトに対応するフレームメモリ601
ビツトのデータを順次送る必要があるため、CRT画面
上に表示するだめのフレームメモリ5の読出し周期5o
onsをビデオ信号周期101Sで割って、
8001g+10nS=80
から、一度に80ビツトの図形データをフレームメモリ
6から読出し、並列直列変換器7にセットしなければな
らない。並列直列変換器7には、変換用クロックとして
、ビデオ信号と同じ101Sの周期の前記ビデオクロク
クが印加され、図形データが順次前記ビデオクロックに
従って直列データとして出力され、ビデオ信号となる。On the other hand, the video signal has a frequency of 100 MH2° and a period of 101! Frame memory 601 corresponding to one dot in i
Since it is necessary to send bit data sequentially, the reading cycle of the frame memory 5 is 5 o which is not displayed on the CRT screen.
ons divided by the video signal period 101S: 8001g+10nS=80 From this, 80 bits of graphic data must be read out from the frame memory 6 at a time and set in the parallel-to-serial converter 7. The video clock having a period of 101S, which is the same as that of the video signal, is applied as a conversion clock to the parallel-to-serial converter 7, and the graphic data is sequentially outputted as serial data according to the video clock to become a video signal.
したがって、ビデオ信号周波数100MH2でサイクル
時間400nsのDRAMfr、フレームメモリ5のメ
モリ素子として使うとすると、少なくとも80個のDR
AMが必要となる。また、DRAMのデータ出力端子に
つながる並列直列変換器7やバッフ16も、通常は4ビ
ツトか8ビット並列処理の素子が多く、8ビツト素子を
使うとすると、並列直列変換器7およびバッフ16は、
それぞれ8o÷8=10素子ずつ必要になる。以上から
第6因において、フレームメモリ6はメモリブロック1
0組(メモリブロック1組はDRAM8素子で構成され
ている)、バッファ6および並列直列変換器7はそれぞ
f’L10素子(8ビツト素子とする)で構成さt1第
6図中のNは1oとなる。Therefore, if a DRAMfr with a video signal frequency of 100MH2 and a cycle time of 400ns is used as a memory element for the frame memory 5, at least 80 DR
AM is required. Furthermore, the parallel-serial converter 7 and buffer 16 connected to the data output terminal of the DRAM usually have many elements that perform 4-bit or 8-bit parallel processing.If 8-bit elements are used, the parallel-serial converter 7 and buffer 16 are ,
Each requires 8o÷8=10 elements. From the above, in the sixth factor, frame memory 6 is memory block 1
0 set (one set of memory blocks is composed of 8 DRAM elements), buffer 6 and parallel-serial converter 7 are each composed of f'L10 elements (assumed to be 8-bit elements). It becomes 1o.
以上が従来例1の構成および動作についての説明である
。しかしながら、上記のような構成では、使用素子数が
多く、プリント基板実装の問題、電源消費量、信頼性、
コスト等の問題点を有していた。The above is a description of the configuration and operation of Conventional Example 1. However, the above configuration requires a large number of elements, problems with printed circuit board mounting, power consumption, reliability,
This had problems such as cost.
近年、以上のような問題点を解決するだめの一手段とし
て、デュアルポートDRAM(以下2ボートDRAMと
略す。)を用いて前記フレームメモリが構成されるよう
になってきた。2ポ一トDRAMは、同−IC素子中に
、DRAMとシフトレジスタを組込んだ機能を持ってお
り、第8図のような構成をしている。以下、第8図にも
とずいてその構成、動作について説明する。第8図1−
1〜1−4は列アドレスデコーダであり、セルアレイ2
−1〜2−4に対して、列アドレスを設定するだめのデ
コーダである。セルアレイ2−1〜2−4はデータを記
憶する単位であるメモリセルを、行列状に構成したもの
である。データレジスタ3−1〜3−4は、セルアレイ
2−1〜2−4から一定長のデータを並列にラッチする
ためのものである。セレクタ4−1〜4−4は、データ
レジスタ3−1〜3−4からポインタ7によって指定さ
れた位置のデータを出力するだめのものである。シリア
ル出力バッファ6はセレクタ4−1〜4−4の出力信号
をシリアル出力線b1〜b4に出力するか、出力せずに
トライステート出力にするか切換えるためのものである
。In recent years, as a means to solve the above-mentioned problems, the frame memory has been constructed using dual port DRAM (hereinafter abbreviated as 2-port DRAM). The 2-point DRAM has the function of incorporating a DRAM and a shift register into the same IC element, and has a configuration as shown in FIG. The configuration and operation will be explained below based on FIG. Figure 8 1-
1 to 1-4 are column address decoders, and cell array 2
This decoder is used to set column addresses for -1 to 2-4. The cell arrays 2-1 to 2-4 are memory cells, which are units for storing data, arranged in rows and columns. Data registers 3-1 to 3-4 are for latching fixed length data in parallel from cell arrays 2-1 to 2-4. The selectors 4-1 to 4-4 are for outputting data at the position designated by the pointer 7 from the data registers 3-1 to 3-4. The serial output buffer 6 is for switching between outputting the output signals of the selectors 4-1 to 4-4 to the serial output lines b1 to b4, or not outputting them and making them a tri-state output.
行アドレスデコーダ6は、セルアレイ2−1〜2−4に
対して、行アドレスを設定するためのデコーダである。Row address decoder 6 is a decoder for setting row addresses for cell arrays 2-1 to 2-4.
ポインタ7はセレクタ4−1〜4−4に対して、データ
レジスタ3−1〜3−4のどの位置のデー、夕を出力す
るか指定するためのものである。タイミング発生8はR
AS信号線f1CAS信号線g等から、各回路に対して
、適切なりロックを発生するためのものである。データ
入出力線a1〜a4は、セルアレイ2−1〜2−4と2
ボ一トDRAMの外部との間で、並列データを伝送する
ためのものである。アドレス線Cは、列アドレスデコー
ダ1−1〜1−4、行アドレスデコーダ6およびポイン
タ7にアドレスを印加するだめのものである。Pointer 7 is used to specify to selectors 4-1 to 4-4 which position of data registers 3-1 to 3-4 should be outputted. Timing generation 8 is R
This is to generate an appropriate lock for each circuit from the AS signal line f1, CAS signal line g, etc. Data input/output lines a1 to a4 are connected to cell arrays 2-1 to 2-4 and 2.
This is for transmitting parallel data between the port DRAM and the outside. Address line C is used to apply addresses to column address decoders 1-1 to 1-4, row address decoder 6 and pointer 7.
シリアルクロック線dは、ポインタ7に対し、セレクタ
4−1〜4−4に対して指定するデータ出力位置を順次
変更していくためのシリアルクロックを供給するための
ものである。出力イネーブル線eは、シリアル出力バッ
ファ6に対して、セレクタ4−1〜4−4からのデータ
をシリアル出力線b1〜b4に出力するかどうかを指定
するだめのものである。The serial clock line d is used to supply the pointer 7 with a serial clock for sequentially changing the data output positions specified for the selectors 4-1 to 4-4. The output enable line e is used to specify to the serial output buffer 6 whether or not to output data from the selectors 4-1 to 4-4 to the serial output lines b1 to b4.
シリアル出力線b1〜b4は、シリアル出力バッファ6
の出力データを外部に伝送するためのものである。The serial output lines b1 to b4 are connected to the serial output buffer 6.
This is for transmitting the output data to the outside.
RAS信号lsf、データ転送線では、アドレス線Cを
介して印加されるアドレスを行アドレスデコーダ6もし
くはポインタ7に設定するためにFtAS信号、データ
転送信号を伝送するものである。CAS信号線gは、ア
ドレス線Cを介して印加されるアドレスを列アドレスデ
コーダに設定するためにCAS信号を伝送するものであ
る。The RAS signal lsf and the data transfer line transmit the FtAS signal and the data transfer signal in order to set the address applied via the address line C to the row address decoder 6 or pointer 7. The CAS signal line g is for transmitting a CAS signal in order to set the address applied via the address line C to the column address decoder.
WRI T E信号線りはセルアレイ2−1〜2−4に
対してデータ入出力線a1〜a4を介して印加されるデ
ータを書き込むかどうか指定するためにWRITIC信
号を伝送するものである。The WRITE signal line is for transmitting a WRITIC signal to specify whether or not to write the data applied to the cell arrays 2-1 to 2-4 via the data input/output lines a1 to a4.
以上の構成から、次に2ポー)DRAMの動作を説明す
る。まず、セルアレイ2−1〜2−4に対するデータの
読書きについては、アドレス線Cを介してアドレスが行
アドレスデコーダ6、列アドレスデコーダ1−1〜1−
4に対して印加され、それぞれ前記RAS信号、前記C
AS信号によって行アドレス、列アドレスとしてラッチ
され、セルアレイ2−1〜2−4に対して、データを読
書きする位置を指定する。このセルアレイ2−1〜2−
4の指定された位置にあるメモリセルに対してデータ入
出力線&1〜a4i介してデータが伝送される。このと
き、前記WBITIC信号がONならば、前記メモリセ
ルに対してデータが書込まれ、OFFならばデータが前
記メモリセルから読み出される。次に、セルアレイ2−
1〜2−4からデータレジスタ3−1〜3−4に対する
データ転送について説明する。前記RAS信号入力時。Based on the above configuration, the operation of the 2-port DRAM will now be explained. First, when reading and writing data to and from cell arrays 2-1 to 2-4, addresses are transferred to row address decoder 6, column address decoders 1-1 to 1-1 through address line C.
4, respectively, the RAS signal and the C
The AS signal is latched as a row address and a column address, and specifies the position where data is to be read or written to cell arrays 2-1 to 2-4. This cell array 2-1 to 2-
Data is transmitted to the memory cell at the designated position of 4 via data input/output lines &1 to a4i. At this time, if the WBITIC signal is ON, data is written to the memory cell, and if it is OFF, data is read from the memory cell. Next, cell array 2-
Data transfer from data registers 1 to 2-4 to data registers 3-1 to 3-4 will be explained. When the RAS signal is input.
前記データ転送信号がONであると、このデータ転送モ
ードに入るっ
データ転送モードでは、まず、アドレス信号線Cを介し
て、アドレスが行アドレスデコーダ6およびポインタ7
に印加され、それぞれ、前記RAS信号、前記CAS信
号により設定される。行アドレスデコーダ6に設定され
た行アドレスにより、セルアレイ2−1〜2−4に対し
て行位置が指定され、その位置のメモリセルのデータが
、データレジスタ3−1〜3−4に並列転送される。ポ
インタ7に設定されたアドレスは、データが転送された
データレジスタ3−1〜3−4のどの位置のデータから
シリアル出力バッファ6に出力するか指定するだめのも
のである。When the data transfer signal is ON, the data transfer mode is entered. In the data transfer mode, the address is first transferred to the row address decoder 6 and pointer 7 via the address signal line C.
and are set by the RAS signal and the CAS signal, respectively. The row address set in the row address decoder 6 specifies the row position for the cell arrays 2-1 to 2-4, and the data in the memory cells at that position is transferred in parallel to the data registers 3-1 to 3-4. be done. The address set in the pointer 7 is used to specify from which position of the data registers 3-1 to 3-4 the data is to be output to the serial output buffer 6.
次にシリアル出力について説明する。データレジスタ3
−1〜3−4のデータは、セレクタ4−1〜4−4、シ
リアル出力バッファ5を介してシリアル出力線b 1=
b 4に出力される。ポインタ7は、前記のとおり、
セレクタ4−1〜4−4に対してデータレジスタ3−1
〜3−4のどの位置のデータを出力するか指定するもの
であり、さらに前記シリアルクロックにより、順次ポイ
ンタ7に゛設定されているアドレスが増加(もしくは減
少)していく。これにより、セレクタ4−1〜4−4が
順次切換えられ、結局、データレジスタ3−1〜3−4
に設定されたデータは、連続したシリアルデータとして
出力されることになる。また、前記データ転送モード以
外は、メモリセル2−1〜2−4に対する読書きとデー
タレジスタ3−1〜3−4内のデータのシリアル出力は
独立して行なうことができる。Next, serial output will be explained. data register 3
The data from -1 to 3-4 is sent to the serial output line b1= via the selectors 4-1 to 4-4 and the serial output buffer 5.
b 4 is output. As mentioned above, pointer 7 is
Data register 3-1 for selectors 4-1 to 4-4
This is used to specify which position of data from 3-4 to 3-4 is to be output, and the address set in the pointer 7 is sequentially increased (or decreased) by the serial clock. As a result, the selectors 4-1 to 4-4 are sequentially switched, and eventually the data registers 3-1 to 3-4
The data set to will be output as continuous serial data. Further, except in the data transfer mode, reading and writing from and to the memory cells 2-1 to 2-4 and serial output of data in the data registers 3-1 to 3-4 can be performed independently.
以上が2ポー)DRAMの構成ならびに動作の説明であ
る(例えば「日経エレクトロニクス誌」1985年8月
12日号p、211〜p、240)。The above is an explanation of the configuration and operation of the 2-port DRAM (for example, "Nikkei Electronics Magazine" August 12, 1985 issue, p. 211-p. 240).
次に、前記2ボートDRAMを用いた前記フレームメモ
リの構成例を従来例2として説明する。Next, an example of the configuration of the frame memory using the 2-bot DRAM will be described as Conventional Example 2.
ここで、ラスタスキャン型図形表示装置の性能は、CR
T画面表示構成を水平方向1280ドツト。Here, the performance of the raster scan type graphic display device is CR
The T screen display configuration is 1280 dots horizontally.
垂直方向1024ドツト、フレーム周波数60H2゜ビ
デオ信号の周波数107MHIZの場合について、また
、使用する2ボ一トDRAMは、記憶容量が26214
4ビツト(64に×4ビット)、シリアル出力が256
X4ビツト、データ入出力線数が4本、′シリアル出力
線数が4本、セルアレイのサイクルタイムが230nS
、データレジスタのサイクルタイムが401Sの場合
について説明する(例えばNIECI!D41264.
富士通型MB81461等)。In the case of vertical direction 1024 dots, frame frequency 60H2° and video signal frequency 107MHIZ, the storage capacity of the 2-bot DRAM used is 26214 dots.
4 bits (64 x 4 bits), serial output is 256
X4 bits, number of data input/output lines is 4, number of serial output lines is 4, cell array cycle time is 230nS.
, the case where the cycle time of the data register is 401S will be explained (for example, NIECI!D41264.
Fujitsu type MB81461 etc.).
以下、従来例2について、図面を参照しながら説明する
が、ラスタスキャン型図形表示装置全体の構成と動作に
ついては、前記従来例1の構成と動作についての説明と
同じであるので、フレームメモリ周辺の詳細なブロック
図の構成と動作についてのみ説明する。Conventional Example 2 will be described below with reference to the drawings, but since the overall configuration and operation of the raster scan type graphic display device are the same as those of Conventional Example 1, the surroundings of the frame memory Only the configuration and operation of the detailed block diagram will be explained.
また、この従来例2については、前記文献「日経エレク
トロニクス誌J19E15年8月12日p・211〜p
・240中のp、239の第25図1280X1024
画素のディスプレイ用フレーム・バッファをデュアル・
ボート・メモリで組む場合の構成例を引用して説明する
。Regarding this conventional example 2, the above-mentioned document "Nikkei Electronics Magazine J19E15 August 12, p. 211-p.
・p in 240, 25th figure in 239 1280X1024
Dual pixel display frame buffer
This will be explained by citing an example of a configuration in which a boat memory is used.
第9図が従来例2のラスタスキャン型図形表示装置のフ
レームメモリ周辺のブロック図を示すものである。第9
図でフレームメモリ61は前記従来例1のフレームメモ
リ5と同様の機能をもつものであるが、ここでば2ボー
)DRAMで構成しである。ここで、フレームメモリ5
1のビット構成は第10図のようになっており、CRT
画面を水平方向1280ドツト垂直方向1024ドツト
で4プレ一ン分構成できる。FIG. 9 shows a block diagram around the frame memory of a raster scan type graphic display device of conventional example 2. 9th
In the figure, a frame memory 61 has the same function as the frame memory 5 of the prior art example 1, but in this case it is constructed of a 2-baud DRAM. Here, frame memory 5
The bit configuration of 1 is as shown in Figure 10, and the CRT
The screen can be made up of 1280 dots in the horizontal direction and 1024 dots in the vertical direction for 4 screens.
このため、2ボ一トDRAMの素子数は5個(1プレ一
ン分)X4=20素子用いる。ここでプレーンとは、フ
レームメモリを構成するメモリの1画面分の単位で、プ
レーンの数により、表示可能色数等が決まる。Therefore, the number of elements of the 2-bot DRAM is 5 (for 1 play) x 4 = 20 elements. Here, a plane is a unit of one screen of memory constituting the frame memory, and the number of displayable colors etc. are determined by the number of planes.
フレームメモリ61に対するCPUからのデータの読書
きは、例えば第10図に示すように1度に0〜16の1
6ビツト分処理する。なお第9図では、CPU並びにC
RTCからのフレームメモリ51に対するデータ読書き
の経路は前記従来例1での説明と同様なため省略しであ
る。並列直列変換器7は、フレームメモリ61から出て
くるシリアルデータをラッチして、ビデオクロックに従
ってビデオ信号に変換する部分である。出力イネーブル
制御8は、フレームメモリ51に対して、並列直列変換
器7ヘデータを送信できるメモリ素子を61−1 、5
1−2.51−3・・・・・・というように順次切換え
ていくためのものである。Reading and writing data from the CPU to and from the frame memory 61 is performed, for example, in units of 0 to 16 at a time, as shown in FIG.
Processes 6 bits. In addition, in FIG. 9, the CPU and C
The path for reading and writing data from the RTC to the frame memory 51 is the same as that described in the prior art example 1, and is therefore omitted. The parallel-to-serial converter 7 is a part that latches the serial data coming out of the frame memory 61 and converts it into a video signal according to the video clock. The output enable control 8 controls the frame memory 51 to select memory elements 61-1 and 5 that can transmit data to the parallel-serial converter 7.
1-2, 51-3, . . . and so on.
以上の構成から、次に従来例2の表示動作について説明
する。2ポ一トDRAMについての説明で記したように
、2ボ一トDRAM内部で、セルアレイからデータレジ
スタに対し、画面表示に画面チラッキなどの悪影響を及
ぼさない時(例えば帰線期間内)にデータ転送を行ない
、266X4ピツトのデータをデータレジスタにラブチ
する。Based on the above configuration, the display operation of Conventional Example 2 will now be described. As mentioned in the explanation about the 2-point DRAM, data is transferred from the cell array to the data register inside the 2-point DRAM when it does not have an adverse effect on the screen display such as flickering (for example, during the retrace period). The data of 266x4 pits is transferred to the data register.
表示スタート位置は、これも前記のように、2ボ一トD
RAM内部のボイ/り表示スタートアドレスを設定する
。ここで、出力イネーブル制御8により、例えば、フレ
ームメモリ61−1のシリアル出力がイネーブル(ΣN
ABLIC)になると、そのデータは並列直列変換器7
に送られ、ビデオ信号に変換される。次に、61−1の
シリアル出力が出力イネーブル制御8によりOFFにさ
れ、(同時に61−1ではシリアルクロプクが入力され
、次のデータ出力が可能になる。)フレームメモリ51
−2のシリアル出力がイネーブルになり、並列直列変換
器7に51−2のデータが送られる、ということが繰返
し行なわれ、CRT画面上に、フレームメモリ6′の内
容に対応した図形が表示されることになる。As mentioned above, the display start position is 2-vote D.
Set the voice display start address in RAM. Here, the output enable control 8 enables the serial output of the frame memory 61-1 (ΣN
ABLIC), the data is transferred to the parallel-to-serial converter 7.
and converted into a video signal. Next, the serial output of 61-1 is turned off by the output enable control 8 (at the same time, the serial output is input to 61-1, making it possible to output the next data).
The serial output of -2 is enabled and the data of 51-2 is sent to the parallel-to-serial converter 7, which is repeated, and a graphic corresponding to the contents of the frame memory 6' is displayed on the CRT screen. That will happen.
なお、フレームメモリ51に対するCPUなどからのデ
ータの読書きについては、2ボ一トDRAMについての
説明で記したように2ポ一トDRAM内のセルアレイか
らデータレジスタへのデータ転送時以外は、表示動作と
は完全に独立して行なうことができる。Regarding the reading and writing of data from the CPU etc. to the frame memory 51, as described in the explanation of the 2-point DRAM, the display is not displayed except when data is transferred from the cell array in the 2-point DRAM to the data register. It can be done completely independently of the action.
以上が2ボー)DRAMをフレームメモリに用いた場合
の従来例2の構成、並びに動作の説明である。この構成
により、フレームメモリから並列直列変換器7にラッチ
するサイクルタイムが従来例10800nSかも従来例
2では4onSと高速になっているため、前記フレーム
メモリから送られる並列データのビット長が80ビツト
から4ビツトに減り、素子数を減少させることができる
。The above is an explanation of the configuration and operation of Conventional Example 2 when a 2-baud DRAM is used as a frame memory. With this configuration, the cycle time for latching from the frame memory to the parallel-serial converter 7 is faster than 10,800 nS in the conventional example, but 4 onS in the conventional example 2, so the bit length of the parallel data sent from the frame memory is 80 bits. The number of elements can be reduced to 4 bits, and the number of elements can be reduced.
発明が解決しようとする問題点
しかしながら上記のような構成では、並列直列変換器7
に用いる素子として、ビデオクロック信号107MHz
で動作可能な素子を用いる必要があり、現在ではEm
ittor Coupled Logic(以下ECL
と略す)の並列直列変換素子を用いることになる。しか
し、ECLの並列直列変換素子を用いると、コストがか
かり、しかも発熱が多いといった問題点と前記2ポート
DRAMのイネーブル信号KNO〜EN4に、イネーブ
ル期間4 Q n56cの高速な信号を用いなければな
らず、前記2ポー)DRAMのシリアル出力パッファに
、前記40 n55c という高速の応答性をもった
ものを用いなければならないといった問題点を有してい
た。Problems to be Solved by the Invention However, in the above configuration, the parallel-serial converter 7
As an element used for the video clock signal 107MHz
It is necessary to use an element that can operate at Em
Ittor Coupled Logic (hereinafter referred to as ECL)
A parallel-to-serial conversion element (abbreviated as ) will be used. However, using an ECL parallel-to-serial converter requires high cost and generates a lot of heat, and high-speed signals with an enable period of 4 Q n56c must be used for the enable signals KNO to EN4 of the 2-port DRAM. First, there was a problem in that the serial output buffer of the 2-port DRAM had to have a high-speed response of 40 n55c.
本発明は上記問題点に鑑み、必要最少限のフレームメモ
リヲ構成でき、かつ、並列直列変換器に印加するシフト
クロックの周波数を低くすることにより、安価な、並列
直列変換器を用い、コストが安く、フリッカの少ない高
解像度の画面を表示することのできるラスタースキャン
型図形表示装置を提供することを目的とする。In view of the above-mentioned problems, the present invention is capable of configuring a frame memory with the minimum necessary size, and by lowering the frequency of the shift clock applied to the parallel-serial converter, it uses an inexpensive parallel-serial converter and reduces costs. To provide a raster scan type graphic display device that is inexpensive and capable of displaying a high-resolution screen with little flicker.
問題点を解決するだめの手段
上記問題点を解決するために、本発明のラスタスキャン
型図形表示装置は、シリアルシフト機能をもったDRA
Mと、前記DRAMからのシリアル出力データをビデオ
信号に変換する複数組の並列直列変換素子とで構成され
る。Means for Solving the Problems In order to solve the above problems, the raster scan type graphic display device of the present invention uses a DRA having a serial shift function.
M, and multiple sets of parallel-to-serial conversion elements that convert serial output data from the DRAM into video signals.
作用
本発明は、上記の構成によって、必要なプレーン数に対
し、前記DRAM素子数を必要最少限に抑えることがで
き、かつ並列直列変換素子にコストが安く、消費電流等
の少ないものを使用することができるためコストが安く
、フリッカの少ない高解像度の画面を表示することがで
きる。Effect of the present invention With the above-described configuration, the number of DRAM elements can be kept to a necessary minimum with respect to the required number of planes, and parallel-serial conversion elements that are low in cost and consume little current are used. This makes it possible to display a high-resolution screen with low flicker and low cost.
実施例
以下本発明の一実施例のラスタスキャン型図形表示装置
について、図面を参照しながら説明する。EXAMPLE Hereinafter, a raster scan type graphic display device according to an example of the present invention will be described with reference to the drawings.
なお、ラスタスキャン型図形表示装置の性能としては、
前記従来例2と同じく、CRT画面表示構成を水平方向
1280ドツト、垂直方向1024ドツト、フレーム周
波数60Hz 、ビデオ信号の周波数を1’07MHz
で、プレーン数が1の場合を説明する。また、2ボ一
トDRAMについても、記憶容量282144ビツト(
84に×4ビット)。The performance of the raster scan type graphic display device is as follows:
As in Conventional Example 2, the CRT screen display configuration is 1280 dots in the horizontal direction, 1024 dots in the vertical direction, the frame frequency is 60 Hz, and the frequency of the video signal is 1'07 MHz.
Now, the case where the number of planes is 1 will be explained. Furthermore, 2-bot DRAM has a storage capacity of 282,144 bits (
84 x 4 bits).
シリアル出力256X4ビツト、データ入出力線数4本
、シリアル出力線数4本、セルアレイのサイクルタイム
が2301g 、データレジスタのサイクルタイム40
nSのもので構成した場合の説明をする(例えばNEC
製D41264.富士通製M881461等)。Serial output 256 x 4 bits, number of data input/output lines 4, number of serial output lines 4, cell array cycle time 2301g, data register cycle time 40
I will explain the case where it is configured with nS (for example, NEC
Manufactured by D41264. Fujitsu M881461, etc.).
ラスタスキャン型図形表示装置全体の構成と動作につい
ては、前記従来例1の構成と動作についての説明と同じ
であるので、ここではフレームメモリ周辺の詳細なブロ
ック図の構成と動作についてのみ説明する。The overall structure and operation of the raster scan type graphic display device is the same as the structure and operation of the prior art example 1, so only the structure and operation of the detailed block diagram around the frame memory will be described here.
第1図が本発明めラスタスキャン型図形表示装置のフレ
ームメモリ周辺のブロック図を示すものである。第1図
において、52はフレームメモリで2ボ一トDRAMが
1プレ一ン分の最少素子数である5素子で構成されてい
る。(1280ピツ)Xl 024ビツト=13107
20ビツト。FIG. 1 shows a block diagram of the periphery of a frame memory of a raster scan type graphic display device according to the present invention. In FIG. 1, a frame memory 52 is composed of five elements, which is the minimum number of elements for one 2-bot DRAM. (1280 bits) Xl 024 bits = 13107
20 bits.
1310720ビツト÷262144ビット/個=5個
)
このフレームメモリのビット構成を第2図のようにする
。またビット0〜19と実際のフレームメモリ62−1
〜52−5のシリアル出力の対応関係を下表に示す。(1310720 bits/262144 bits/piece=5 pieces) The bit configuration of this frame memory is as shown in FIG. Also, bits 0 to 19 and the actual frame memory 62-1
The table below shows the correspondence between the serial outputs of ~52-5.
CPU等からフレームメモリに対するデータの読書きは
、1度に0〜19の20ビツト処理する。When reading and writing data from the CPU etc. to the frame memory, 20 bits from 0 to 19 are processed at one time.
71は並列直列変換器でフレームメモリ52からのシリ
アルデータ出力をビデオクロックに従ってビデオ信号に
変換する。ここでは、6ビツト並列直列変換器を2組用
いる。71 is a parallel-to-serial converter that converts the serial data output from the frame memory 52 into a video signal in accordance with the video clock. Here, two sets of 6-bit parallel-to-serial converters are used.
9はトライステートゲートであり、フレームメモリ52
の2ボー)DRAMが4ビツト出力で、かつ5素子で構
成しているため、そのうちの1素子の4ビツト出力を2
ビツトづつ分ける分配器であり、残りの4素子を2素子
づつ分けて各出力を並列直列変換器71−1 、71−
2に同数ビットづつ振り分ける。9 is a tri-state gate, and frame memory 52
(2 baud) DRAM has a 4-bit output and is composed of 5 elements, so the 4-bit output of one of the elements is
It is a divider that divides the remaining four elements into two elements each and converts each output into parallel-serial converters 71-1 and 71-.
Allocate the same number of bits to 2.
1oは信号切換器であり、並列直列変換器71−1 。1o is a signal switch, and is a parallel-serial converter 71-1.
71−2からのシリアルデータを交互に切換えてビデオ
信号にする。al、lL2は出力イネーブル線で、トラ
イステートゲート9に対し、どの信号線をイネーブルに
するか指定するものである。Cはシリアルクロック線で
あり、2ポ一トDRAMのシリアル出力用のシリアルク
ロックを供給する。The serial data from 71-2 is alternately switched to become a video signal. 1L and 1L2 are output enable lines that specify which signal line is to be enabled for the tristate gate 9. A serial clock line C supplies a serial clock for serial output of the 2-point DRAM.
シフトクロック線f9gは各々並列直列変換器71−1
、71−2に対し、相互に位相が逆のシフトクロック
を供給する。信号切換線りは信号切換器1oに対し、並
列直列変換器71−1.71−2からのシリアル出力を
ビデオ信号に変換するだめの切換信号を供給する。Each shift clock line f9g connects to a parallel-serial converter 71-1.
, 71-2 are supplied with shift clocks having mutually opposite phases. The signal switching line supplies the signal switching device 1o with a switching signal for converting the serial output from the parallel-serial converter 71-1, 71-2 into a video signal.
以上の構成の本実施例について以下その動作について説
明する。The operation of this embodiment having the above configuration will be described below.
まず、表示動作について説明すると、基本的には前記従
来例2の表示動作と同じである。First, the display operation will be explained. It is basically the same as the display operation of the conventional example 2.
ただし、フレームメモリ52−1〜52−5からのシリ
アル出力のイネーブルの回路と、シリアル出力データを
ビデオ信号に変換する回路とが異なる。However, the circuit for enabling serial output from the frame memories 52-1 to 52-5 and the circuit for converting serial output data into a video signal are different.
イネーブル回路については、例えば最初のスキャンライ
ン表示のときはフレームメモリ52−1 。Regarding the enable circuit, for example, when displaying the first scan line, the frame memory 52-1 is used.
52−2.および62−3のSDO,SDlのシリアル
出力を出力イネーブル線a1によりイネーブルにし、こ
のシリアル出力データが並列直列変換器71に送られる
。次に最初のスキャンライン表示が終り、2番目のスキ
ャンライン表示が始まると今度はフレームメモリ52−
4.52−5および52−3のSn2.Sn3のシリア
ル出力が出力イネーブル線a2によりイネーブルになり
、そのシリアル出力データが並列直列変換器71に送ら
れる。さらに3番目のスキャンラインのときは、再びフ
レームメモリ52−1.52−2および52−3のSD
O,SDlのシリアル出力がイネーブルになる。以上を
繰返すことにより、表示動作が行なわれるが、この構成
により、イネーブル期間は約11.9μsecとなり、
従来例2でのイネーブル期間が約40nSと短いのに比
べて、十分余裕があるため、フレームメモリ52を構成
する2ポー)DRAMに低速のシリアル出力バッファ一
応答性をもつもので構成できる。52-2. The serial outputs of SDO and SDl of 62-3 are enabled by the output enable line a1, and this serial output data is sent to the parallel-to-serial converter 71. Next, when the first scan line display ends and the second scan line display begins, the frame memory 52-
4.Sn2 of 52-5 and 52-3. The serial output of Sn3 is enabled by the output enable line a2, and the serial output data is sent to the parallel-to-serial converter 71. Furthermore, for the third scan line, the SD of frame memories 52-1, 52-2 and 52-3 is
Serial output of O and SDl is enabled. Display operation is performed by repeating the above, but with this configuration, the enable period is approximately 11.9 μsec,
Compared to the short enable period of about 40 nS in Conventional Example 2, there is sufficient margin, so that the frame memory 52 can be configured with a 2-port DRAM having a low-speed serial output buffer response.
次にフレームメモリ52のシリアル出力データをビデオ
信号に変換する回路について、その動作を説明すると、
フレームメモリ52からは1度に10ビツトのデータが
出力され、それぞれ5ビツトづつ、並列直列変換器71
−1 、71−2にラッチされる。ラッチされたデータ
は、並列直列変換器71−1.71−2に出力イネーブ
ル線a1゜a2を介して印加される相互に位相の異なる
、ビデオクロ1りのlAの周波数のシフトクロックによ
り、順次、信号切替器1oに出力される。信号切替器1
oでは、信号切替線りを介して印加される切替信号によ
り、並列直列変換器71−1.71−2の出力を交互に
切替えてビデオ信号に変換する。Next, we will explain the operation of the circuit that converts the serial output data of the frame memory 52 into a video signal.
The frame memory 52 outputs 10 bits of data at a time, and 5 bits each are sent to the parallel to serial converter 71.
-1, latched to 71-2. The latched data is sequentially processed by shift clocks having a frequency of 1A per video clock and having mutually different phases, which are applied to the parallel-serial converters 71-1 and 71-2 via output enable lines a1 and a2. , is output to the signal switch 1o. Signal switch 1
At o, the outputs of the parallel-to-serial converters 71-1 and 71-2 are alternately switched and converted into video signals by a switching signal applied via a signal switching line.
以上の説明により、並列直列変換器71−1゜71−2
に印加されるシフトクロックはビデオクロックのX12
(107MH2/2=53.5MHz)f良く、安価な
ショットキーTTLの並列直列変換器でも使用すること
ができる。According to the above explanation, the parallel-serial converter 71-1゜71-2
The shift clock applied to the video clock is X12 of the video clock.
(107 MH2/2=53.5 MHz) f is good and can be used even with an inexpensive Schottky TTL parallel-serial converter.
以上のように本実施例では、2組の並列直列変換器を用
いていたが、これを複数組もたせれば、ビデオクロック
に対する、前記並列直列変換器のシフトクロックを低く
することが可能である。As described above, in this embodiment, two sets of parallel-to-serial converters are used, but by providing multiple sets of these, it is possible to lower the shift clock of the parallel-to-serial converters with respect to the video clock. .
さらに、前記、奇数個のフレームメモリ(本実施例では
5ケの素子)のうち、1つのDRAMの複数ビットを、
前記複数個の並列直列変換器に分配するために、分配器
として、トライステートゲートを用いていたが、データ
セレクタを用いても同様な効果をもたらすことが可能で
ある。また、本実施例の前記信号切換器には、実際EC
LのHD10124(日立型TTI、ECL変換器)を
用いているが、ここに、データセレクタを用いても、同
様の効果をもたらすことが可能である。Furthermore, among the odd number of frame memories (5 elements in this embodiment), multiple bits of one DRAM are
Although a tri-state gate was used as a distributor to distribute data to the plurality of parallel-serial converters, the same effect can be achieved by using a data selector. In addition, the signal switching device of this embodiment has an actual EC.
Although the L HD10124 (Hitachi type TTI, ECL converter) is used, the same effect can be achieved by using a data selector here.
発明の効果
以上のように本発明は、フレームメモリ周辺成する単位
であるプレーンごとに必要最少限の素子数のシリアルシ
フト機能をもったDRAMと、前記DRAMのシリアル
出力端子に接続され、前記DRAMからのシリアル出力
データをビデオクロックの怪の周波数でビデオ信号に変
換できる2組の並列直列変換器とで構成することにより
、コストが安く、フリッカの少ない高解像度の画面を表
示することのできるラスタスキャン型図形表示装置を提
供することができる。Effects of the Invention As described above, the present invention provides a DRAM having a serial shift function of the minimum number of elements required for each plane, which is a unit forming the periphery of a frame memory, and a DRAM connected to a serial output terminal of the DRAM. By constructing two sets of parallel-to-serial converters that can convert the serial output data from the 3D to video signals at the video clock frequency, it is possible to display a high-resolution screen with low flicker at a low cost. A scanning graphics display device can be provided.
第1図は本発明の一実施例におけるラスタスキャン型図
形表示装置のフレームメモリ周辺の詳細カブロック図、
第2図は第1図のフレームメモリのビット構成図、第3
図は図形情報処理システム例を示す構成図、第4図は従
来例1のラスタスキャン型図形表示装置のブロック図、
第5図はフレームメモリの内容とラスタスキャン型CR
T画面上のドツトとの対応関係を示す対応図、第6図は
M4図のフレームメモリ周辺の詳細なブロック図、第7
図は、第6図のフレームメモリ5を構成するメモリブロ
ックの1個のブロック図、第8図はデュアルポー)DR
AM素子のブロック図、第9図は従来例2のフレームメ
モリ周辺の詳細なブロック図、第10図は第9図のフレ
ームメモリのビット構成図である。
9・・・・・・トライテートゲート、1o・・・・信号
切換器、52・・・・・・フレームメモリ、71・・・
・・並列直列変換器、2L1.a2・・・・・・出力イ
ネーブル線、C・・・・・シリアルクロック線、f、g
・・・・・シフトクロック線、h・・・・・・信号切換
線。
代理人の氏名 弁理士 中 尾 敏 男 ほか1名纂1
図
シフアルクロフグ濶kQ
第2図
纂 4 図
第50
、 CRT&m
□
第6図
第7図
第 8 図FIG. 1 is a detailed block diagram of the periphery of the frame memory of a raster scan type graphic display device according to an embodiment of the present invention;
Figure 2 is a bit configuration diagram of the frame memory in Figure 1;
The figure is a block diagram showing an example of a graphic information processing system, and FIG. 4 is a block diagram of a raster scan type graphic display device of conventional example 1.
Figure 5 shows the contents of frame memory and raster scan type CR.
A correspondence diagram showing the correspondence relationship with the dots on the T screen, Figure 6 is a detailed block diagram around the frame memory of the M4 diagram, and Figure 7
The figure is a block diagram of one memory block constituting the frame memory 5 in FIG. 6, and FIG.
A block diagram of the AM element, FIG. 9 is a detailed block diagram of the periphery of the frame memory of conventional example 2, and FIG. 10 is a bit configuration diagram of the frame memory of FIG. 9... Tritate gate, 1o... Signal switch, 52... Frame memory, 71...
...Parallel-serial converter, 2L1. a2... Output enable line, C... Serial clock line, f, g
...Shift clock line, h...Signal switching line. Name of agent: Patent attorney Toshio Nakao and 1 other person Compilation 1
Figure 2 Figure 50, CRT&m □ Figure 6 Figure 7 Figure 8
Claims (4)
上に表示する図形の画面を1対1に対応するフレームメ
モリと、前記フレームメモリに設けられたシリアル・シ
フト機能を有するダイナミックメモリ素子と、前記フレ
ームメモリのシリアル・シフト機能より出力されるシリ
アルデータを記憶する複数の並列直列変換器とを具備し
、前記複数の並列直列変換器に、位相の異なる複数のシ
フトクロックを印加し、前記複数の並列直列変換器の出
力を順次切換えて前記陰極線管にビデオ信号として印加
するラスタスキャン型図形表示装置。(1) a raster scan type cathode ray tube, a frame memory that corresponds one-to-one to the screen of graphics to be displayed on the cathode ray tube, and a dynamic memory element provided in the frame memory and having a serial shift function; a plurality of parallel-serial converters for storing serial data output from the serial shift function of the frame memory; a plurality of shift clocks having different phases are applied to the plurality of parallel-serial converters; A raster scan type graphic display device that sequentially switches the output of a parallel-to-serial converter and applies it to the cathode ray tube as a video signal.
は、1つの素子で複数ビットのシリアル出力端子をもち
、前記ダイナミックメモリを1つのプレーンに奇数個設
け、前記奇数個のダイナミックメモリ素子の1つの複数
ビットのシリアル出力を分配器に印加し、前記分配器の
出力を複数の並列直列変換器に入力するよう接続してな
る特許請求の範囲第1項記載のラスタスキャン型図形表
示装置。(2) A dynamic memory with a serial shift function has a serial output terminal of multiple bits in one element, an odd number of the dynamic memories are provided in one plane, and one multiple bit of the odd number of dynamic memory elements is provided. 2. The raster scan type graphic display device according to claim 1, wherein the serial output of said divider is applied to a distributor, and the output of said distributor is connected to be inputted to a plurality of parallel-serial converters.
る特許請求の範囲第2項記載のラスタスキャン型図形表
示装置。(3) The raster scan type graphic display device according to claim 2, wherein the distributor is constituted by a tristate gate.
請求の範囲第2項記載のラスタスキャン型図形表示装置
。(4) A raster scan type graphic display device according to claim 2, wherein the distributor is constituted by a data selector.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29525985A JPS62152082A (en) | 1985-12-25 | 1985-12-25 | Raster scan type graphic display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29525985A JPS62152082A (en) | 1985-12-25 | 1985-12-25 | Raster scan type graphic display device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62152082A true JPS62152082A (en) | 1987-07-07 |
Family
ID=17818272
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29525985A Pending JPS62152082A (en) | 1985-12-25 | 1985-12-25 | Raster scan type graphic display device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62152082A (en) |
-
1985
- 1985-12-25 JP JP29525985A patent/JPS62152082A/en active Pending
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