JPS62146005A - 同期化入力回路 - Google Patents
同期化入力回路Info
- Publication number
- JPS62146005A JPS62146005A JP28870985A JP28870985A JPS62146005A JP S62146005 A JPS62146005 A JP S62146005A JP 28870985 A JP28870985 A JP 28870985A JP 28870985 A JP28870985 A JP 28870985A JP S62146005 A JPS62146005 A JP S62146005A
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- Japan
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- output
- time
- gate
- signal
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- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はマイクロコンピュータ等の如く同期式データ処
理装置に用いられる、非同期入力信号を国ｊ期化する同
期化入力回路に関する。
理装置に用いられる、非同期入力信号を国ｊ期化する同
期化入力回路に関する。
（従来技術）
従来、第１図に示す回路が同期化入力回路として広く用
いられており、入力信号Ｓはインバータｌを介して、信
号φを一方の入力とするアンドゲート３の他方の入力に
導入されている。インバータｌの出力を入力とするイン
バータ２の出力はアンドゲート４の一方の入力となって
いる。アンドゲート４のもう一方の入力は信号φとなっ
ている。
いられており、入力信号Ｓはインバータｌを介して、信
号φを一方の入力とするアンドゲート３の他方の入力に
導入されている。インバータｌの出力を入力とするイン
バータ２の出力はアンドゲート４の一方の入力となって
いる。アンドゲート４のもう一方の入力は信号φとなっ
ている。
アンドゲート３，４の出力は各々ノアゲート５，６０入
力に導入され、ノアゲート５，６の出力は夫々ノアゲー
ト６．５の入力に導入されている。
力に導入され、ノアゲート５，６の出力は夫々ノアゲー
ト６．５の入力に導入されている。
この回路の基本動作を第２図に示す。＠２図から明らか
な様に、信号φか論理値ｌ（以下ｒｌＪとする）である
時刻に、信号Ｓに応じた論理値がアンドゲート３，４に
現れる。このアンドゲート３．４の出力によりノアゲー
ト５．６のたすき掛けで構成されるフリップフロップの
出力は決定される。即ち、第１図の回路の動作は信号Ｓ
の論理値を信号φが「１」である時刻に記憶するフリッ
プフロップにより信号φに対して非同期である信号Ｓを
φに同期化するものである。
な様に、信号φか論理値ｌ（以下ｒｌＪとする）である
時刻に、信号Ｓに応じた論理値がアンドゲート３，４に
現れる。このアンドゲート３．４の出力によりノアゲー
ト５．６のたすき掛けで構成されるフリップフロップの
出力は決定される。即ち、第１図の回路の動作は信号Ｓ
の論理値を信号φが「１」である時刻に記憶するフリッ
プフロップにより信号φに対して非同期である信号Ｓを
φに同期化するものである。
しかし乍ら、第１図の回路の応用に於ては、第３図に見
られる様に信号φが「１」である時信号Ｓに中間値か入
力される場合が存在する。即ち、信号Ｓの変化時にφが
発生することがある。第３図の例は（ｉ号φが［４から
論理値φ（以下「φ」とする）に変化する時刻Ｔ１
に於て、アンドゲート３の出力がノアゲート５の論理閾
値電圧（！理閾値電圧とは、所定の論理回路をトランジ
スタ等で構成する場合、この電圧以上の電圧を「１」ま
たは「φ」この電圧以下の電圧を「φ」またはｒｌＪと
判断する限界値を云う）となりアンドゲート４の出力が
ノアゲート６の論理閾値電圧となっている例である。ノ
アゲート５，６０入力が夫々論理閾値電圧であり、時刻
Ｔ２までアンドゲート３，４の出力は「φ」であるため
、各々のノアゲート５，６の出力は「φ」、ｒｌＪ何れ
にも対応しない中間値を時刻Ｔ１から時刻Ｔ２まで保つ
。
られる様に信号φが「１」である時信号Ｓに中間値か入
力される場合が存在する。即ち、信号Ｓの変化時にφが
発生することがある。第３図の例は（ｉ号φが［４から
論理値φ（以下「φ」とする）に変化する時刻Ｔ１
に於て、アンドゲート３の出力がノアゲート５の論理閾
値電圧（！理閾値電圧とは、所定の論理回路をトランジ
スタ等で構成する場合、この電圧以上の電圧を「１」ま
たは「φ」この電圧以下の電圧を「φ」またはｒｌＪと
判断する限界値を云う）となりアンドゲート４の出力が
ノアゲート６の論理閾値電圧となっている例である。ノ
アゲート５，６０入力が夫々論理閾値電圧であり、時刻
Ｔ２までアンドゲート３，４の出力は「φ」であるため
、各々のノアゲート５，６の出力は「φ」、ｒｌＪ何れ
にも対応しない中間値を時刻Ｔ１から時刻Ｔ２まで保つ
。
時刻Ｔ２に於て信号φが「ｌ」となった時アンドゲート
３の出力はｒｌＪアンドゲート４の出力は「φ」となる
のでノアゲート５の出力は「φ」、ノアゲート６の出力
は「ｌ」となる。時刻Ｔ３に於て信号φが「ｌ」となっ
た時信号Ｓか「φ」なので、アンドゲート３の出力は「
φ」、アンドゲート４の出力は「ｌ」となりノアゲート
５の出力は「１」、ノアゲート６の出力は「φ」となる
。
３の出力はｒｌＪアンドゲート４の出力は「φ」となる
のでノアゲート５の出力は「φ」、ノアゲート６の出力
は「ｌ」となる。時刻Ｔ３に於て信号φが「ｌ」となっ
た時信号Ｓか「φ」なので、アンドゲート３の出力は「
φ」、アンドゲート４の出力は「ｌ」となりノアゲート
５の出力は「１」、ノアゲート６の出力は「φ」となる
。
時刻Ｔ１からＩｆ２に亘りノアゲート５，６の出力に現
れる中間値が制御回路７に入力されると制御回路７は「
φＪ、ｒｌｊのいずれとも判断し得ないので、制御回路
７の動作は不定となり信号Ｓに対する処理は誤動作とな
る。
れる中間値が制御回路７に入力されると制御回路７は「
φＪ、ｒｌｊのいずれとも判断し得ないので、制御回路
７の動作は不定となり信号Ｓに対する処理は誤動作とな
る。
（本発明の目的）
本発明の目的は、非同期入力信号の論理レベルが定まっ
ていない時に同期信号が発生されても、制御回路が誤動
作を起こさない同期出力が得られる同期化入力回路を提
供することである。
ていない時に同期信号が発生されても、制御回路が誤動
作を起こさない同期出力が得られる同期化入力回路を提
供することである。
（本発明の実施例）
第４図は本命間の一突施例を示すブロック図で、信号Ｓ
を信号φが発生する時刻に記憶するフリップフロップの
動作は第１図で述べた回路と同一である。１００は電圧
比較器であって、ノアゲート５の出力と基準電圧Ｖ Ｒ
ｆｆｉＦ と大小を比較する機能を有する。ここではノ
アゲート５の出力がＶ、、。
を信号φが発生する時刻に記憶するフリップフロップの
動作は第１図で述べた回路と同一である。１００は電圧
比較器であって、ノアゲート５の出力と基準電圧Ｖ Ｒ
ｆｆｉＦ と大小を比較する機能を有する。ここではノ
アゲート５の出力がＶ、、。
より犬の時Ｑ出力に「１」が、一方ノアゲート５の出力
がＶ ＩＩＩｅＦ より小の時Ｑ出力に「φ」か現れる
ものとする。
がＶ ＩＩＩｅＦ より小の時Ｑ出力に「φ」か現れる
ものとする。
電圧比較器は差動増幅器等の、またＶＲｆｆｉＦの発生
は抵抗分割等の公知の技術で実現できる。
は抵抗分割等の公知の技術で実現できる。
（動作の説明）
本実施ν１１の動作を第５図に示す。
時刻ｔ１ に於て、信号φは「１」か「φ」に変化す
る。この時刻にアンドゲート３，４の出力に夫々ノアゲ
ート５．６の論理閾値電圧が発生し、先にのべたように
ノアゲート５の出力に中間値が発生する。かかる中間値
より大であるようにＶ、、。
る。この時刻にアンドゲート３，４の出力に夫々ノアゲ
ート５．６の論理閾値電圧が発生し、先にのべたように
ノアゲート５の出力に中間値が発生する。かかる中間値
より大であるようにＶ、、。
か設定される。時刻ｔ２ に於て、信号φか「１」にな
るとアンドゲート３の出力は「ｌ」、アンドゲート４の
出力は「φ」となり、ノアゲート５の出力は「φ」とな
る。時刻ｔ３ に於て信号φが「１」となると、ノアゲ
ート３の出力は「φ」、アンドゲート４の出力は「ｌ」
となり、ノアゲート５の出力はｒｌＪとなる。時刻１１
がら時刻ｔ２に亘ってノアゲート５の出力に中間値が
現れるが、本実施例では電圧比較器１００に与えられる
Ｖ ＲＩＰはノアゲート５から出力される中間値より大
であるので、時刻ｔ１から時刻ｔ！に亘って電圧比較器
１００のＱ出力に「φ」が現れ、Ｑ出力にｒｌＪが現れ
る。時刻ｔ２ からｔ３ に亘っては、ノアゲート５の
出力は「φ」なのでｖＲ鳶Ｆ より小となり、時刻１．
から時刻ｔ２ に亘って電圧比較器ｌす０のＱ出力、Ｑ
出力に現れる論理値と同一の論理値が現れる。時刻ｔ２
から時刻ｔ３ に亘っては、ノアゲート５の出力は「ｌ
」となりＶ ＩＩＩｅＦ より大であるのでこの期間電
圧比較器１００のＱ出力に「ｌ」、Ｑ出力に「φ」が現
れる。
るとアンドゲート３の出力は「ｌ」、アンドゲート４の
出力は「φ」となり、ノアゲート５の出力は「φ」とな
る。時刻ｔ３ に於て信号φが「１」となると、ノアゲ
ート３の出力は「φ」、アンドゲート４の出力は「ｌ」
となり、ノアゲート５の出力はｒｌＪとなる。時刻１１
がら時刻ｔ２に亘ってノアゲート５の出力に中間値が
現れるが、本実施例では電圧比較器１００に与えられる
Ｖ ＲＩＰはノアゲート５から出力される中間値より大
であるので、時刻ｔ１から時刻ｔ！に亘って電圧比較器
１００のＱ出力に「φ」が現れ、Ｑ出力にｒｌＪが現れ
る。時刻ｔ２ からｔ３ に亘っては、ノアゲート５の
出力は「φ」なのでｖＲ鳶Ｆ より小となり、時刻１．
から時刻ｔ２ に亘って電圧比較器ｌす０のＱ出力、Ｑ
出力に現れる論理値と同一の論理値が現れる。時刻ｔ２
から時刻ｔ３ に亘っては、ノアゲート５の出力は「ｌ
」となりＶ ＩＩＩｅＦ より大であるのでこの期間電
圧比較器１００のＱ出力に「ｌ」、Ｑ出力に「φ」が現
れる。
（発明の効果）
本発明によれは非同期信号を同期する同期化フリップフ
ロップの出力に； 「φＪ、ｒｌＪ何れとも判定し得な
い中間値が発生しても、電圧比戟器で「φ」或いはｒｌ
Ｊに識別され、識別後の論理値が制御Ｉ！ｌ！ｌ路へ導
入されるので、中間値に起因する誤動作を確実に回避す
ることができる。
ロップの出力に； 「φＪ、ｒｌＪ何れとも判定し得な
い中間値が発生しても、電圧比戟器で「φ」或いはｒｌ
Ｊに識別され、識別後の論理値が制御Ｉ！ｌ！ｌ路へ導
入されるので、中間値に起因する誤動作を確実に回避す
ることができる。
第１図は、従来の同期化回路図、第２図はその基本動作
タイミング図、第３図は応用例における動作タイミング
図、第４図は本発明の一実施例のブロック図、第５図は
その動作タイミング図である。 １．２・・・・・・インバータ、３，４・・・・・・ア
ンドゲート、５，６・・・・・・ノアゲート、７・・・
・・・制御回路、１００・・・・・・電圧比較回路。 洒１図 筋２図 筋３図
タイミング図、第３図は応用例における動作タイミング
図、第４図は本発明の一実施例のブロック図、第５図は
その動作タイミング図である。 １．２・・・・・・インバータ、３，４・・・・・・ア
ンドゲート、５，６・・・・・・ノアゲート、７・・・
・・・制御回路、１００・・・・・・電圧比較回路。 洒１図 筋２図 筋３図
Claims (1)
- 互いに非同期である２つの信号のうち一方の信号を他方
の信号が発生した時刻に読取る構成のフリップフロップ
とこのフリップフロップの出力を同期化された信号とす
る同期化入力回路に於て、所定の基準電圧を発生する基
準電圧発生回路と、この基準電圧と前記フリップフロッ
プの出力とを比較する電圧比較回路とを設け、該電圧比
較回路の出力を同期化信号としたことを特徴とする同期
化入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28870985A JPS62146005A (ja) | 1985-12-20 | 1985-12-20 | 同期化入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28870985A JPS62146005A (ja) | 1985-12-20 | 1985-12-20 | 同期化入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62146005A true JPS62146005A (ja) | 1987-06-30 |
Family
ID=17733669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28870985A Pending JPS62146005A (ja) | 1985-12-20 | 1985-12-20 | 同期化入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62146005A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384644A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | Synchronizing circuit |
| JPS57154932A (en) * | 1981-02-19 | 1982-09-24 | Siemens Ag | Method and device for synchronizing asynchronous pulse |
-
1985
- 1985-12-20 JP JP28870985A patent/JPS62146005A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384644A (en) * | 1976-12-30 | 1978-07-26 | Fujitsu Ltd | Synchronizing circuit |
| JPS57154932A (en) * | 1981-02-19 | 1982-09-24 | Siemens Ag | Method and device for synchronizing asynchronous pulse |
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