JPS62143142A - Microprocessor test circuit - Google Patents
Microprocessor test circuitInfo
- Publication number
- JPS62143142A JPS62143142A JP60285264A JP28526485A JPS62143142A JP S62143142 A JPS62143142 A JP S62143142A JP 60285264 A JP60285264 A JP 60285264A JP 28526485 A JP28526485 A JP 28526485A JP S62143142 A JPS62143142 A JP S62143142A
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- JP
- Japan
- Prior art keywords
- program
- microprocessor
- test
- address
- control terminal
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- Pending
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテスト回路に関し、特に半専体集積回路で実現
されたマイクロプログラム制御によるマイクロプロセッ
サをテストするマイクロプロセッサテスト回路に間する
。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a test circuit, and more particularly to a microprocessor test circuit for testing a microprocessor under microprogram control implemented in a semi-dedicated integrated circuit.
従来、この種のテスト回路は、例えば第２図に示すよう
に、マイクロプロセッサの実動作時には、プログラムカ
ウンタ６のアドレスが示すプログラムメモ１ノ４の実動
作プログラムを、また、マイクロプロセッサのテスト時
には、プログラム入力端子７から入力されたテストプロ
グラムを、制御端９に印加される制御信号によりプログ
ラム入力切換回路８で切換えてマイクロプロセッサに出
力し、マイクロプロセッサをテストするようになってい
た。Conventionally, as shown in FIG. 2, for example, this type of test circuit has been used to run the actual operating program in program memo 1 to 4 indicated by the address of the program counter 6 during actual operation of the microprocessor, and to run the actual operating program in program memo 1 to 4 indicated by the address of the program counter 6 during actual operation of the microprocessor. A test program input from a program input terminal 7 is switched by a program input switching circuit 8 in response to a control signal applied to a control terminal 9 and output to the microprocessor to test the microprocessor.
上述した従来のマイクロプロセッサテスト回路は、テス
トプログラムを外部端子から直接、入力しでいるため、
テスト時におけるマイクロプロセッサの動作か、プログ
ラムメモリの出力により制御されるマイクロプロセッサ
の実動作と異なる欠点かあり、ざらに、プログラムメモ
リの出力、すなわちプログラムのビット長か長くなると
、テスト入力端子数か増加するという欠点がある。The conventional microprocessor test circuit described above inputs the test program directly from the external terminal, so
There is a drawback that the microprocessor's operation during testing is different from the actual operation of the microprocessor, which is controlled by the output of the program memory.In general, as the output of the program memory, that is, the bit length of the program, increases, the number of test input terminals increases. The disadvantage is that it increases.
本発明のマイクロプロセッサテスト回路は、マイクロプ
ロセッサの実動作用およびテスト用プログラムが格納さ
れているプログラムメモリと、制御端子と、プログラム
アドレス入力端子と、第１の論理値が制御端子に印加さ
れると、アドレスをプログラムメモリに順次、出力し、
第２の論理値が制御端子に印加されると、プログラムア
ドレス入力端子から入力されたアドレスを初期アドレス
としてアドレスをプログラムメモリに出力するプログラ
ムカウンタを有する。The microprocessor test circuit of the present invention includes a program memory storing programs for actual operation and testing of the microprocessor, a control terminal, a program address input terminal, and a first logical value applied to the control terminal. and sequentially output the addresses to the program memory,
It has a program counter that outputs an address to the program memory with the address input from the program address input terminal as an initial address when the second logic value is applied to the control terminal.
このように、プログラムメモリにテスト用プログラムと
実動作用プログラムを格納し、テスト用または実動作用
プログラムのアドレスをプログラムアドレス入力端子か
らプログラムカウンタに設定することにより、テスト時
におけるマイクロプロセッサの動作がマイクロプロセッ
サの実動作と−敗し、また、テスト端子が少なくすむ。In this way, by storing the test program and the actual operation program in the program memory and setting the address of the test or actual operation program from the program address input terminal to the program counter, the operation of the microprocessor during testing can be controlled. This reduces the actual operation of the microprocessor, and reduces the number of test terminals.
本発明の実施例についで図面を参照して説明する。 Embodiments of the present invention will be described with reference to the drawings.
第１図は、本発明のマイクロプロセッサテスト回路の一
実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the microprocessor test circuit of the present invention.
本実施例のマイクロプロセッサテスト回路は、プログラ
ムメモリ４と制御端子５とプログラムアドレス入出力端
子２とプログラムカウンタ１とゲート回路３を有する。The microprocessor test circuit of this embodiment has a program memory 4, a control terminal 5, a program address input/output terminal 2, a program counter 1, and a gate circuit 3.
プログラムメモリ４には、マイクロプロセッサの実動作
用およびテスト用プログラムが格納されている。プログ
ラムカウンタ１は、マイクロプロセッサの実動作を指定
する論理値が制御端子５に印加されると、プログラムメ
モリ４に格納されている実動作用プログラムのアドレス
をプログラムメモリ４に順次出力し、マイクロプロセッ
サのテストを指定する論理値が制御端子５に印加される
と、プログラムアドレス入出力端子２から入力されたア
ドレスを初期アドレスとしてアドレスをプログラムメモ
リ４に出力する。ゲート回路３は、マイクロプロセッサ
のテストを指定する論理値が制御端子５に印加されたと
きのみ開いて、プログラムアドレス入出力端子２から入
力されたアドレスをプログラムカウンタ１に出力し、プ
ログラムカウンタ］から出力されたアドレスをプログラ
ムアドレス入出力端子２に出力する。The program memory 4 stores programs for actual operation and testing of the microprocessor. When a logical value specifying the actual operation of the microprocessor is applied to the control terminal 5, the program counter 1 sequentially outputs the addresses of the actual operation programs stored in the program memory 4 to the program memory 4, and When a logical value specifying a test is applied to the control terminal 5, the address is output to the program memory 4 using the address input from the program address input/output terminal 2 as an initial address. The gate circuit 3 opens only when a logic value specifying a test of the microprocessor is applied to the control terminal 5, outputs the address input from the program address input/output terminal 2 to the program counter 1, and outputs the address input from the program counter 1 to the program counter 1. The output address is output to the program address input/output terminal 2.
なお、本実施例仁は逆に、プログラムアドレス入出力端
子２から実動作用プログラムの初期アドレスをゲート回
路３％升してプログラムカウンタ１にセットし、テスト
用プログラムは制ｗＪ端子５に所定の論理値を印加する
だけにしでもよい。また、ゲート回路３を省略してプロ
グラムアドレス入出力端子２とプログラムカウンタ１を
直接、接続しでもよい。In this embodiment, conversely, the initial address of the program for actual operation is set to 3% of the gate circuit from the program address input/output terminal 2 and set in the program counter 1, and the test program is input to the control wJ terminal 5 at a predetermined address. It is also possible to simply apply a logical value. Furthermore, the gate circuit 3 may be omitted and the program address input/output terminal 2 and the program counter 1 may be directly connected.
以上説明したように本発明は、プログラムメモリにテス
ト用プログラムも格納し、実動作用あるいはテスト用プ
ログラムのアドレスをプログラムアドレス入出力端子か
らプログラムカウンタに設定することにより、少数の外
部端子を用いて、プログラムメモリ内の任意のアドレス
のプログラムの実行を、監視を可能にし、複雑なマイク
ロプロセッサ回路の動作試験の容易化と、外部端子数の
削減によるチップ面積の縮小化を寅現できる効果がある
。As explained above, the present invention stores a test program in the program memory and sets the address of the actual operation or test program from the program address input/output terminal to the program counter, thereby making it possible to use a small number of external terminals. This makes it possible to monitor the execution of programs at arbitrary addresses in program memory, making it easier to test the operation of complex microprocessor circuits, and reducing the chip area by reducing the number of external pins. .
第１図は、本発明のマイクロプロセッサテスト回路の一
実施例を示すブロック図、第２図は従来例のマイクロプ
ロセッサテスト回路のブロック図である。
１・・・プログラムカウンタ、
２・・・プログラムアドレス入出力端子、３・・・ゲー
ト回路、
４・・・プログラムメモリ、
５・・・制御端子。
特許出願人 日本電気株式会社−
０１，い 第１．ヤヵゎ ヵ″゛。
＼・−９゛FIG. 1 is a block diagram showing an embodiment of a microprocessor test circuit according to the present invention, and FIG. 2 is a block diagram of a conventional microprocessor test circuit. DESCRIPTION OF SYMBOLS 1...Program counter, 2...Program address input/output terminal, 3...Gate circuit, 4...Program memory, 5...Control terminal. Patent applicant: NEC Corporation - 01, 1st. Yakawa ka″゛. ＼・−9゛
Claims (1)
ムか格納されているプログラムメモリと、 制御端子と、 プログラムアドレス入力端子と、 第１の論理値が制御端子に印加されると、アドレスをプ
ログラムメモリに順次、出力し、第２の論理値が制御端
子に印加されると、プログラムアドレス入力端子から入
力されたアドレスを初期アドレスとしてアドレスをプロ
グラムメモリに出力するプログラムカウンタを有するマ
イクロプロセッサテスト回路。[Scope of Claims] A program memory storing programs for actual operation and testing of a microprocessor, a control terminal, a program address input terminal, and an address input terminal when a first logical value is applied to the control terminal. A microprocessor test device having a program counter that sequentially outputs an address to a program memory, and when a second logical value is applied to a control terminal, outputs an address to the program memory with the address input from a program address input terminal as an initial address. circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60285264A JPS62143142A (en) | 1985-12-17 | 1985-12-17 | Microprocessor test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60285264A JPS62143142A (en) | 1985-12-17 | 1985-12-17 | Microprocessor test circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62143142A true JPS62143142A (en) | 1987-06-26 |
Family
ID=17689247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60285264A Pending JPS62143142A (en) | 1985-12-17 | 1985-12-17 | Microprocessor test circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62143142A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02259938A (en) * | 1989-03-31 | 1990-10-22 | Ricoh Co Ltd | Processor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193135A (en) * | 1975-02-12 | 1976-08-16 | Maikurokonpyuutano puroguramukauntasetsuteihoshiki | |
| JPS59177657A (en) * | 1983-03-29 | 1984-10-08 | Fujitsu Ltd | Microcomputer |
-
1985
- 1985-12-17 JP JP60285264A patent/JPS62143142A/en active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193135A (en) * | 1975-02-12 | 1976-08-16 | Maikurokonpyuutano puroguramukauntasetsuteihoshiki | |
| JPS59177657A (en) * | 1983-03-29 | 1984-10-08 | Fujitsu Ltd | Microcomputer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02259938A (en) * | 1989-03-31 | 1990-10-22 | Ricoh Co Ltd | Processor |
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