JPS621423U - - Google Patents
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- Publication number
- JPS621423U JPS621423U JP9117885U JP9117885U JPS621423U JP S621423 U JPS621423 U JP S621423U JP 9117885 U JP9117885 U JP 9117885U JP 9117885 U JP9117885 U JP 9117885U JP S621423 U JPS621423 U JP S621423U
- Authority
- JP
- Japan
- Prior art keywords
- analog
- adder
- digital
- converter
- storage means
- Prior art date
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- Pending
Links
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
- Complex Calculations (AREA)
Description
図はこの考案のデイジタルフイルタの一実施例
のブロツク図である。 １，１４……ローパスフイルタ、２……Ａ／Ｄ
変換器、３……インターフエース・コントローラ
、４……Ｄ／Ａ変換器、５，６……係数メモリ、
７，１１……シフトレジスタ、８，１０……乗算
・加算器、９……加算器、１２……乗算器。
のブロツク図である。 １，１４……ローパスフイルタ、２……Ａ／Ｄ
変換器、３……インターフエース・コントローラ
、４……Ｄ／Ａ変換器、５，６……係数メモリ、
７，１１……シフトレジスタ、８，１０……乗算
・加算器、９……加算器、１２……乗算器。
Claims (1)
- アナログの入力信号をデイジタル信号に変換す
るアナログ／デイジタル変換器と、上記アナログ
信号が出力されるごとに順次移動して一定時間経
過までの信号を記憶する第１の記憶手段と、あら
かじめ設定された第１の係数を上記第１の記憶手
段に記憶されているデータごとに掛算してその各
掛算結果の加算を行う第１の乗算・加算器と、過
去の最終演算を一定時間過去まで記憶する第２の
記憶手段と、あらかじめ設定された第２の係数を
上記第２の記憶手段で記憶されたデータごとに掛
算して各掛算結果の加算を行う第２の乗算・加算
器と、上記第１および第２の乗算加算器の加算結
果を加算する加算器と、この加算器の加算結果を
アナログ信号に変換するデイジタル／アナログ変
換器と、上記各係数およびアナログ／デイジタル
変換器ならびにデイジタル／アナログ変換器の周
期を任意に設定するコントローラとを具備するデ
イジタルフイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9117885U JPS621423U (ja) | 1985-06-17 | 1985-06-17 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9117885U JPS621423U (ja) | 1985-06-17 | 1985-06-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS621423U true JPS621423U (ja) | 1987-01-07 |
Family
ID=30646847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9117885U Pending JPS621423U (ja) | 1985-06-17 | 1985-06-17 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS621423U (ja) |
-
1985
- 1985-06-17 JP JP9117885U patent/JPS621423U/ja active Pending
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