JPS62118577A - Semiconductor device - Google Patents
Semiconductor deviceInfo
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- JPS62118577A JPS62118577A JP25907085A JP25907085A JPS62118577A JP S62118577 A JPS62118577 A JP S62118577A JP 25907085 A JP25907085 A JP 25907085A JP 25907085 A JP25907085 A JP 25907085A JP S62118577 A JPS62118577 A JP S62118577A
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Abstract
Description
【発明の詳細な説明】
〔概要〕
素子間分別用シリコン酸化膜で画定された領域内に形成
されたMO3型半導体素子のゲート酸化膜のような薄い
酸化膜内に、ごれら半導体素子間を接続するポリシリコ
ンの配線膜の配線11(抗をイ1(下さ・口るためにポ
リシリ−1:/(こ導入き4・する金属1皇子が、導入
されない、lう4.′l 、 −(ノ[抽[トれる甲導
体装置の11114圧(!(F4防ぐ。11人−デー1
酸化11’N形成領域以外の領域のJ、t (till
接結川配紳用はポリシリ:1ンと金属、或いはポリシリ
1ンと全屈ンリサイl゛膜、また番、1金属lIりと金
属シリリ・イ]′股の一″J−横j111として高速化
を図ったた甲樽体装置。[Detailed Description of the Invention] [Summary] In a thin oxide film such as a gate oxide film of an MO3 type semiconductor element formed in a region defined by a silicon oxide film for separating semiconductor elements, The wiring 11 of the polysilicon wiring film that connects - (11114 pressure of the A conductor device that can break) (! (Prevents F4. 11 people - Day 1
J, t (till
For connection between polysilicon and metal, or polysilicon and metal, or polysilicon and full-bend resiliency l゛ membrane, one metal lI and metal silicone] 'crotch one'J-horizontal j111 to speed up A barrel body device designed for this purpose.
〔産業−1,の利用分!lIf〕
本発明は゛1′導体装置、特にM OS型゛V導体装置
の改良に関する。[Industry-1, usage amount! lIf] The present invention relates to improvements in ``1'' conductor devices, particularly MOS type ``V conductor devices.
MO5型LSI等の半導体装置は益々高密)a゛化、高
速度化が図られる、Lうに成っ°(いる。Semiconductor devices such as MO5 type LSIs are becoming increasingly denser and faster.
このよう2r高速度のM OS ’t’!半導体装置を
製造する際、これらの半導体装置を構成する素子間を接
続する配線として、製造が容易で工程が−Wして行える
ためにCVI)(化″r及着)法を用いた。lξミリシ
リコン配線膜が用いられζいる。Like this 2r high speed MOS 't'! When manufacturing semiconductor devices, the CVI method was used to connect the elements constituting these semiconductor devices because it is easy to manufacture and the process can be carried out using -W. A milli-silicon wiring film is used.
ところでこのようなポリシリコンより成る配線膜はその
抵抗が高いので、半導体装置を構成する素子間を接続す
る配線抵抗が高くなり、高速で動作する半導体装置を得
るのは困難である。However, since such a wiring film made of polysilicon has a high resistance, the resistance of the wiring connecting the elements constituting the semiconductor device becomes high, and it is difficult to obtain a semiconductor device that operates at high speed.
そこでこのような配線膜を形成するポリシリコンにタン
グステン(W)やチタン(Ti)等の金属原子を導入し
、前記したシリコンとこれらの金属との金属間化合物を
形成したシリサイドが用いられている。Therefore, silicide is used, in which metal atoms such as tungsten (W) and titanium (Ti) are introduced into the polysilicon that forms such wiring films to form intermetallic compounds between silicon and these metals. .
ところでMO3型半導体装置では、薄い二酸化シリ:1
ン(SiO2)膜よりなるゲート酸化膜が、素子間分離
用酸化膜で画定された素子形成領域内に形成されており
、このゲート酸化膜に前記した金属原子が導入されない
ようにして耐圧低下を起こさない構造の半導体装置が要
望されている。By the way, in MO3 type semiconductor devices, thin silicon dioxide: 1
A gate oxide film made of SiO2 film is formed in the element formation region defined by the element isolation oxide film, and the above-mentioned metal atoms are not introduced into this gate oxide film to reduce breakdown voltage. There is a demand for a semiconductor device with a structure that does not cause this phenomenon.
〔従来の技術〕
従来、このような金属シリサイド膜を用いてMOS型の
14導体装置を形成する場合、第7図に示すようにP型
のSi基基板上上熱酸化法によって素子間分離用5i0
2H*2を形成後、熱酸化法を用いて5i02膜よりな
るデー1−酸化膜3を形成し、その上にCVD法並びに
ホ1−リソグラフィを用いてポリシリコンとタングステ
ンシリサイ1゛膜よりなるゲート電極4を形成後、この
ゲート電極4をマスクとして用いてイオン注入法により
燐原子をSt基板工にイオン注入してソース領域5およ
びドレイン領域6を形成する。[Prior Art] Conventionally, when forming a MOS-type 14-conductor device using such a metal silicide film, as shown in FIG. 5i0
After forming 2H*2, a thermal oxidation method is used to form a first oxide film 3 made of a 5i02 film, and then a polysilicon and tungsten silicide 1 film is formed using a CVD method and a 1-lithography process. After forming a gate electrode 4, using this gate electrode 4 as a mask, phosphorus atoms are ion-implanted into the St substrate by an ion implantation method to form a source region 5 and a drain region 6.
更にゲート電極をポリシリコンと金属シリサイドの二層
構造としてゲート電極間を接続する配線抵抗を低くして
、素子を高密度に形成して、その素子間を接続する配線
の長さが長く成った場合でも、配置1i1抵抗が増大し
ないようにして高速で動作するポリサイド構造の半導体
装置が形成されている。Furthermore, the gate electrodes were made with a two-layer structure of polysilicon and metal silicide, which lowered the resistance of the wiring connecting the gate electrodes, allowing the devices to be formed at higher density, and the length of the wiring connecting the devices became longer. Even in this case, a semiconductor device having a polycide structure that operates at high speed is formed so that the arrangement 1i1 resistance does not increase.
然し、このようなit来のポリナイド構造の半導体装置
では、ゲー]・電極を形成後、これらの半導体素子の表
面を保護する[1的で、第7図に示すように素子全体を
熱酸化膜8を用いて被覆するような熱処理−[稈があり
、この熱処理工程によって前記したメタルシリサイド膜
7の金属原子が下部のポリシリコンゲート電極4に拡散
し、更にポリシリコンゲート電極の下部のゲート酸化膜
3にまで到達し、形成される半導体装置の耐圧低下をき
たす問題点があった。However, in such conventional polynide structure semiconductor devices, after forming the gate electrode, the surface of these semiconductor elements is protected [1], and the entire element is covered with a thermal oxide film as shown in Figure 7. 8 - [There is a culm, and this heat treatment step causes the metal atoms of the metal silicide film 7 to diffuse into the lower polysilicon gate electrode 4 and further gate oxidize the lower part of the polysilicon gate electrode. There was a problem in that it reached the film 3 and caused a drop in breakdown voltage of the semiconductor device to be formed.
本発明は上記した問題点を解決するもので、配線抵抗を
低下させるためのメタルシリサイドの金属原子がゲート
酸化膜のような薄い酸化膜内に拡散しないようにした半
導体装置の提供を目的とする。The present invention solves the above-mentioned problems, and aims to provide a semiconductor device in which metal atoms of metal silicide for reducing wiring resistance are prevented from diffusing into a thin oxide film such as a gate oxide film. .
本発明の半導体装置は、素子間分離用絶縁l1l111
2で画定された素子形成領域内に形成された薄層の酸化
膜13にの素子間接続用配線膜14並びにゲート電極が
、ポリシリコンにて形成され、前記素子形成領域以外の
領域に形成された配線膜15が、ポリシリコン膜と金属
膜、或いはポリシリコン膜と金属シリサイド膜、または
金属膜と金属シリサイド膜の二層構造によって形成され
ている。The semiconductor device of the present invention has isolation l1l111 between elements.
A wiring film 14 for interconnection between elements and a gate electrode are formed of polysilicon on the thin oxide film 13 formed in the element formation area defined by 2, and are formed in an area other than the element formation area. The wiring film 15 is formed of a two-layer structure of a polysilicon film and a metal film, a polysilicon film and a metal silicide film, or a metal film and a metal silicide film.
本発明の半導体装H4;l、素子間分離用5I02+1
9!12で画定された素子形成ff1域内の薄いゲート
酸化膜13」二のゲート電極、お、Lびこの電極の配線
をポリシリコン膜で形成し、ゲート電極以外の配線をポ
リシリコンと金属、あるいはポリシリコンと金属シリサ
イド膜、または金属と金属シリサイ1″膜の二層構造で
形成し、デーl−酸化膜13に金属原子が導入されない
ようにして形成される半導体装置の耐圧低下を防ぐとと
もに、そのゲート電極以外を接続する配線t1(抗を(
1(下させて高速で動作する半導体装置を得るようにす
る。Semiconductor device H4;l of the present invention, 5I02+1 for isolation between elements
The thin gate oxide film 13 in the element formation area ff1 defined by 9! Alternatively, it is formed with a two-layer structure of polysilicon and metal silicide film, or metal and metal silicide film 1'', and prevents metal atoms from being introduced into the di-oxide film 13 to prevent a drop in breakdown voltage of the semiconductor device to be formed. , the wiring t1 (resistance (
1 (to obtain a semiconductor device that operates at high speed).
以下、図面を用いて本発明の一実施例につき詳細に説明
する。Hereinafter, one embodiment of the present invention will be described in detail with reference to the drawings.
第1図は、本発明の半導体装置の構造を示す断面図で、
特にゲート電極が配線接続される箇所の断面図で、前記
した第7図を90度回転した状態を示1断面図である。FIG. 1 is a cross-sectional view showing the structure of the semiconductor device of the present invention.
In particular, it is a cross-sectional view of a portion where the gate electrode is wire-connected, and is a cross-sectional view showing a state in which the above-described FIG. 7 is rotated by 90 degrees.
図示する、l、うにP型のSi基板11に形成された素
子間分離用5i02膜12で画定された領域内に形成さ
れたゲート酸化膜13のような薄い酸化膜上には、デー
1電極棒或いはゲート電極間を配線する配線膜14がポ
リシリコン膜で形成され、このゲート電極或いはゲート
電極間を接続する配線膜以外で、素子間分削用5102
膜] 2−hに形成された配線膜15は、タングステン
シリサイド膜のような金属シリサイド膜で形成されてい
る。On a thin oxide film such as a gate oxide film 13 formed in a region defined by a 5I02 film 12 for element isolation formed on a P-type Si substrate 11 as shown in FIG. The wiring film 14 that connects between the rods or the gate electrodes is formed of a polysilicon film, and the wiring film 14 that connects the gate electrodes or between the gate electrodes is used for inter-element cutting 5102.
Film] The wiring film 15 formed in 2-h is formed of a metal silicide film such as a tungsten silicide film.
このような本発明の半導体装置によれば、薄いゲート酸
化膜131=にはポリシリコン膜が形成されているので
金属原子が導入されることがなく耐圧低下をきたさない
。またその他の領域は金属、または金属シリサイド膜で
形成されているので、配線抵抗が(((<なり、従って
高速で動作する。According to such a semiconductor device of the present invention, since a polysilicon film is formed on the thin gate oxide film 131, metal atoms are not introduced and a breakdown voltage does not decrease. Further, since the other regions are formed of metal or metal silicide film, the wiring resistance becomes ((<), and therefore, it operates at high speed.
このような本発明の半導体装置の製造方法について第2
図より第6図迄を用いて説明する。The second method for manufacturing a semiconductor device of the present invention is as follows.
This will be explained using the figures up to FIG. 6.
まず第2図に示すように、別基板11に素子間分離用5
i02喚I2とゲート酸化膜13を熱酸化法で形成後、
該基板11上にゲート電極形成用被膜をポリシリコン1
6にて基板11−1−の全面に形成後、その−にに窒化
シリコン膜17を形成する。First, as shown in FIG.
After forming i02 and gate oxide film 13 by thermal oxidation method,
A film for forming a gate electrode is formed on the substrate 11 using polysilicon 1.
After forming the silicon nitride film 17 on the entire surface of the substrate 11-1- in step 6, a silicon nitride film 17 is formed thereon.
更にゲート酸化膜13に対応した領域上の窒化シリコン
膜17−1−に所定パターンのホトレジスト膜1Bを形
成する。Furthermore, a photoresist film 1B having a predetermined pattern is formed on the silicon nitride film 17-1- on a region corresponding to the gate oxide film 13.
次いで第3図に示すように、ホトレジスト膜18をマス
クとして四弗化炭素と酸素ガスとの混合ガスよりなるエ
ツチングガスで窒化シリコン膜17を所定パターンにエ
ツチングする。図で17^は所定パターンにエツチング
形成された窒化シリコン膜である。Next, as shown in FIG. 3, using the photoresist film 18 as a mask, the silicon nitride film 17 is etched into a predetermined pattern using an etching gas consisting of a mixed gas of carbon tetrafluoride and oxygen gas. In the figure, 17^ is a silicon nitride film etched into a predetermined pattern.
更に第4図に示すように、前記形成された窒化シリコン
I*I7Aを′ζマスクとしてスパッタ法によりタング
ステンよりなる金属膜19を形成する。Furthermore, as shown in FIG. 4, a metal film 19 made of tungsten is formed by sputtering using the silicon nitride I*I7A thus formed as a 'ζ mask.
次いで第4図に示ずま・うにこの基板11を窒素ガス雰
囲気内で加熱処理をし°(金bislll!119とそ
の下に形成されているポリシリコン膜16とを反応さセ
てタングステンシリサイド膜20を形成する。この場合
、窒化シリコン膜17Aの下部はポリシリコン膜16の
ままの状態で有る。Next, the substrate 11 shown in FIG. 4 is heated in a nitrogen gas atmosphere (the gold bisllll! 119 and the polysilicon film 16 formed thereunder are reacted to form a tungsten silicide film). 20. In this case, the lower part of the silicon nitride film 17A remains as the polysilicon film 16.
更に過酸化水素水(H2O2)とアンモニアとの混合液
よりなるエソチンダ液を用いて基板をエツチングする。Furthermore, the substrate is etched using an esotynda solution consisting of a mixed solution of hydrogen peroxide (H2O2) and ammonia.
すると金属膜19の方が金属シリサイド膜20よりエツ
チング速度が速いため、金属膜が先にエツチングされて
第5図に示すように薄いゲート酸化lI!i13上には
ポリシリコンII!16が形成され、その他の領域には
金属シリサイド膜20が形成された半導体装置が形成さ
れる。Then, since the etching rate of the metal film 19 is faster than that of the metal silicide film 20, the metal film is etched first and a thin gate oxide lI! is formed as shown in FIG. Polysilicon II on i13! 16 is formed, and a semiconductor device is formed in which a metal silicide film 20 is formed in other regions.
その後、窒化シリコン躾17Aを燐酸を用いてエツチン
グ除去することで、第1図に示すように素子間分離用5
i02膜12上には金属シリサイド膜20のような低抵
抗の配線膜15が形成されるため、高速で動作する半導
体装置が得られる。Thereafter, by etching away the silicon nitride layer 17A using phosphoric acid, as shown in FIG.
Since a low resistance wiring film 15 such as a metal silicide film 20 is formed on the i02 film 12, a semiconductor device that operates at high speed can be obtained.
また素子間分離用5i02膜12で画定された素子形成
領域の薄いゲート酸化1!jlla上にはポリシリコン
膜16よりなる配線膜14、並びにゲート電極が形成さ
れているため、ゲート酸化膜13には、金属シリサイド
ll1i20膜を形成するための金属原子が導入されな
いため、形成される半導体装置の耐圧抵抗が防げる。Also, thin gate oxidation 1! of the element formation region defined by the 5i02 film 12 for element isolation! Since the wiring film 14 made of the polysilicon film 16 and the gate electrode are formed on the gate oxide film 13, metal atoms for forming the metal silicide ll1i20 film are not introduced into the gate oxide film 13. Prevents voltage resistance of semiconductor devices.
以上述べた本実施例の他に、ポリシリコン膜上に形成さ
れた金属膜を熱処理を施さずにポリシリコンと金属H便
の二層構造としも良い。In addition to the present embodiment described above, the metal film formed on the polysilicon film may have a two-layer structure of polysilicon and metal H without performing heat treatment.
また窒化シリコン膜17Aをマスクとして金属膜19を
CVD法により形成する際、CVDに於ける反応ガスの
圧力、或いは反応温度を適宜調節して窒化シリコン股1
7^−1−にはWの金属膜が形成されない選択成長を用
いて形成しても良い。Furthermore, when forming the metal film 19 by CVD using the silicon nitride film 17A as a mask, the pressure of the reaction gas in CVD or the reaction temperature may be appropriately adjusted to form the silicon nitride film 19.
7^-1- may be formed using selective growth in which no metal film of W is formed.
また金属膜をエツチングする際、四弗化炭素ガスと酸素
ガスとの混合ガスを用いてエツチングしても良い。Further, when etching the metal film, a mixed gas of carbon tetrafluoride gas and oxygen gas may be used.
以上述べたように本発明の半導体装置によれば、薄いゲ
ート酸化膜以外の領域には、ポリシリコンと金属、或い
はポリシリコンと金属シリサイド膜、または金属膜と金
属シリサイド膜の二層構造を形成でき、配線抵抗を低く
することができるので、形成される装置の高速化が図れ
るとともに、ゲート酸化膜1−の領域ではポリシリごl
ン膜のみが形成されているため、金属原子がゲート酸化
膜内に導入される、−となく耐圧低ドの見られない高密
度なjr1i沖゛1′導体装置が14られる効果がある
。As described above, according to the semiconductor device of the present invention, a two-layer structure of polysilicon and metal, polysilicon and metal silicide film, or metal film and metal silicide film is formed in the region other than the thin gate oxide film. Since the wiring resistance can be lowered, the speed of the formed device can be increased, and the polysilicon layer can be removed in the region of the gate oxide film 1-.
Since only the gate oxide film is formed, metal atoms are introduced into the gate oxide film, and a high-density conductor device with no low withstand voltage is observed.
第1図は4発明の半導体装置の断面図、第2図、1、り
第6図までは本発明の″V導体装置のIII!1令1稈
をボす断面図、
第7図はitL来の半導体装置の構造を示す断面図であ
る。
図に於いて、
11ばS1基(ル、12は素子間分離用5i02膜、1
3はゲート酸化欣、14.15は配線欣、16はポリシ
リコン膜、+7.I7Aは窒化シリご1ン膜、18はホ
トレジス1−欣、19はタングステン膜、20は金属ン
リサイド欣をボす。
本発明1↓呼装X釣♂輛図
第1図
シト途Bb舊1[9形八’7Lr=〜L7シ”昼I柔”
ガチI\゛工≠【図第2図
浄途明爵(Ie形ハ゛j所lのrυ万績形バ工オり即第
31!!Figure 1 is a sectional view of the semiconductor device of the fourth invention, Figures 2, 1, and 6 are sectional views of the III! 1 is a sectional view showing the structure of a conventional semiconductor device. In the figure, 11 is an S1 group, 12 is a 5i02 film for isolation between elements, and 1
3 is a gate oxide layer, 14.15 is a wiring layer, 16 is a polysilicon film, +7. I7A is a silicon nitride film, 18 is a photoresist film, 19 is a tungsten film, and 20 is a metal oxide film. Present invention 1 ↓ Calling equipment
Gachi I\゛Work≠ [Fig.
Claims (1)
12)で画定された素子形成領域内に形成された薄層の
酸化膜(13)上のゲート電極、並びに該ゲート電極を
接続する接続用配線膜(14)が、ポリシリコンにて形
成され、 前記素子形成領域以外の領域に形成された配線膜(15
)が、ポリシリコンと金属膜、或いはポリシリコン膜と
金属シリサイド膜、或いは金属膜と金属シリサイド膜の
二層構造によって形成されていることを特徴とする半導
体装置。[Claims] An insulating film for isolation between elements (
The gate electrode on the thin oxide film (13) formed in the element formation region defined in 12) and the connection wiring film (14) connecting the gate electrode are formed of polysilicon, A wiring film (15) formed in a region other than the element formation region
) is formed of a two-layer structure of polysilicon and a metal film, a polysilicon film and a metal silicide film, or a metal film and a metal silicide film.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25907085A JPS62118577A (en) | 1985-11-18 | 1985-11-18 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25907085A JPS62118577A (en) | 1985-11-18 | 1985-11-18 | Semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62118577A true JPS62118577A (en) | 1987-05-29 |
Family
ID=17328904
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25907085A Pending JPS62118577A (en) | 1985-11-18 | 1985-11-18 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62118577A (en) |
-
1985
- 1985-11-18 JP JP25907085A patent/JPS62118577A/en active Pending
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