JPS62111554A - ｎ：１通信制御方式 - Google Patents
ｎ：１通信制御方式Info
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- JPS62111554A JPS62111554A JP25084685A JP25084685A JPS62111554A JP S62111554 A JPS62111554 A JP S62111554A JP 25084685 A JP25084685 A JP 25084685A JP 25084685 A JP25084685 A JP 25084685A JP S62111554 A JPS62111554 A JP S62111554A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はディジタル交換機の保守試験系装置において、
複数の子局と親局との間の通信制御方式％式％ （従来の技術） 従来のこのような分野の技術としては、横田他著「ディ
ジタル加入者線交換機の保守試験方式」（日本電信電話
公社編「研究実用化報告、第３１巻第１１号Ｊ Ｐ２Ｏ
１７〜２０２９ ）や、島影 他著［ディジタル加入考
系システムの保守試験方式］ （日本電信電話公社編「
研究実用化報告、第３２巻第１１号ＪＰ ２４６１〜２
４７３ ）に開示されでいるものがあり、ここでは親局
と子馬（又は遠隔局）との間の試験データの通信はモデ
ム等を使用し、１：１の固定バスを設けて行なっていた
。
複数の子局と親局との間の通信制御方式％式％ （従来の技術） 従来のこのような分野の技術としては、横田他著「ディ
ジタル加入者線交換機の保守試験方式」（日本電信電話
公社編「研究実用化報告、第３１巻第１１号Ｊ Ｐ２Ｏ
１７〜２０２９ ）や、島影 他著［ディジタル加入考
系システムの保守試験方式］ （日本電信電話公社編「
研究実用化報告、第３２巻第１１号ＪＰ ２４６１〜２
４７３ ）に開示されでいるものがあり、ここでは親局
と子馬（又は遠隔局）との間の試験データの通信はモデ
ム等を使用し、１：１の固定バスを設けて行なっていた
。
第２図は従来の通信制御方式を用いた保守試験系装置の
一例を示すもので、親局に設置された試験台ＴＳＴＤで
試験項目、加入者番号等の試験情報を指定し起動するこ
とにより、該試験情報が試験制御装置ＴＣＥを経由して
変復調装置ＭＯＤＥＭで子局側に送信され、遠隔監視試
験制御装置Ｒ３ＴＣの制御下で試験バスの設定や試験機
器による測定等が行なわれ、その結果が変復調装置ＭＯ
ＤＥＨおよび試験制御装置ＴＣＥ経由で、試験台ＴＳＴ
Ｄに通知される方式％式％ なお、第２図中、ＴＩＦＩＮＦはＴ Ｉ Ｆ （端局イ
ンタフェース装置）インタフェース回路、ＴＳＴＳＩＧ
は試験用信号送受信回路、ｏｃｕ’は擬似局内回線終端
装置、ＬＴＥは加入者線試験装置、ＴＥＳＴＳ−は試験
スイッチ、ＴＯＮ−は時分割通話路、ＬＣＦは集線装置
架、ＯＣＵは局内回線終端回路、ＤＳＵはディジタル回
線終端回路である。
一例を示すもので、親局に設置された試験台ＴＳＴＤで
試験項目、加入者番号等の試験情報を指定し起動するこ
とにより、該試験情報が試験制御装置ＴＣＥを経由して
変復調装置ＭＯＤＥＭで子局側に送信され、遠隔監視試
験制御装置Ｒ３ＴＣの制御下で試験バスの設定や試験機
器による測定等が行なわれ、その結果が変復調装置ＭＯ
ＤＥＨおよび試験制御装置ＴＣＥ経由で、試験台ＴＳＴ
Ｄに通知される方式％式％ なお、第２図中、ＴＩＦＩＮＦはＴ Ｉ Ｆ （端局イ
ンタフェース装置）インタフェース回路、ＴＳＴＳＩＧ
は試験用信号送受信回路、ｏｃｕ’は擬似局内回線終端
装置、ＬＴＥは加入者線試験装置、ＴＥＳＴＳ−は試験
スイッチ、ＴＯＮ−は時分割通話路、ＬＣＦは集線装置
架、ＯＣＵは局内回線終端回路、ＤＳＵはディジタル回
線終端回路である。
（発明が解決しようとする問題点）
しかしながら前述した方式では、親局と子局（又は遠隔
局）との間において、試験用データ線とデータリンクと
が別線になるという問題点を有していた。
局）との間において、試験用データ線とデータリンクと
が別線になるという問題点を有していた。
本発明の目的は前記問題点を解決し、親局の試験台丁Ｓ
ＴＯから複数の子局に対して、効率的な通信制御を可能
とする通信制御方式を提供することにある。
ＴＯから複数の子局に対して、効率的な通信制御を可能
とする通信制御方式を提供することにある。
（問題点を解決するための手段）
本発明では前記問題点を解決するため、ｎ個の子局に時
分割スイッチ、ドロッパ／インサータ回路、データリン
ク制御回路、および試験制御装置を備えた試験装置をそ
れぞれ設（プ、１個の親局に時分割スイッチ、データリ
ンク制御回路、データリンク制御インタフェース回路、
および試験制御装置を備えた試験装置を設け、前記ｎ個
の子局の試験装置と親局の試験装置との間を２Ｍハイウ
ェイでそれぞれ接続するとと６に、子局よりのデータリ
ンク通信要求信号および親局よりのデータリンク許可信
号を２Ｍハイウェイを介して互いに授受し、ｎ個の子局
のうちの１つを親局側の時分割スイッチで選択するよう
になした。
分割スイッチ、ドロッパ／インサータ回路、データリン
ク制御回路、および試験制御装置を備えた試験装置をそ
れぞれ設（プ、１個の親局に時分割スイッチ、データリ
ンク制御回路、データリンク制御インタフェース回路、
および試験制御装置を備えた試験装置を設け、前記ｎ個
の子局の試験装置と親局の試験装置との間を２Ｍハイウ
ェイでそれぞれ接続するとと６に、子局よりのデータリ
ンク通信要求信号および親局よりのデータリンク許可信
号を２Ｍハイウェイを介して互いに授受し、ｎ個の子局
のうちの１つを親局側の時分割スイッチで選択するよう
になした。
（作用）
本発明によれば、各子局への試験の起動は試験台より指
定された子局へのデータリンクを捕捉することにより実
行され、また、各子局より試験結果等の情報を転送する
時ｔよデータリンク通信要求信号を親局に送り、その後
、親局よりデータリンク許可信号が返送された子局のみ
が親局に対して該情報を送出する。
定された子局へのデータリンクを捕捉することにより実
行され、また、各子局より試験結果等の情報を転送する
時ｔよデータリンク通信要求信号を親局に送り、その後
、親局よりデータリンク許可信号が返送された子局のみ
が親局に対して該情報を送出する。
（実施例）
第１図は本発明の一実施例を示すブロック図であって、
親局側に試験装置３（ＴＥＢ＞、複数（ｎ個）の子局側
に試験装置へＯ〜Ａｎ （ＴＥＡＯ〜ＴＥＡｎ）が設
置され、その間が２Ｍハイウェイ１１０〜１ＩＷｎでそ
れぞれ接続されている（なお、子局それぞれは同一構成
であり、各子局に対する通信制御も同様であるから、以
下説明の簡略化のため、各子局のいずれかを示す符号０
−ｎについては略す。）。
親局側に試験装置３（ＴＥＢ＞、複数（ｎ個）の子局側
に試験装置へＯ〜Ａｎ （ＴＥＡＯ〜ＴＥＡｎ）が設
置され、その間が２Ｍハイウェイ１１０〜１ＩＷｎでそ
れぞれ接続されている（なお、子局それぞれは同一構成
であり、各子局に対する通信制御も同様であるから、以
下説明の簡略化のため、各子局のいずれかを示す符号０
−ｎについては略す。）。
親局の試験台ＴＳＴＤで指定された試験項目、加入者番
号等の試験情報は試験制御装置ＴＣＥを経て、調歩同期
信号で試験制御装置Ｂ（ＴＥＣＢ）に転送される。試験
制御装置Ｂ（丁ＥＣＢ）は試験制御用ブロセッナであり
、内蔵プログラムにより、宅内機器試験、加入者線試験
、局内試験等の各種試験制御動作を行なう。
号等の試験情報は試験制御装置ＴＣＥを経て、調歩同期
信号で試験制御装置Ｂ（ＴＥＣＢ）に転送される。試験
制御装置Ｂ（丁ＥＣＢ）は試験制御用ブロセッナであり
、内蔵プログラムにより、宅内機器試験、加入者線試験
、局内試験等の各種試験制御動作を行なう。
試験制御装置ＴＥＣＢの制御で試験台ＴＳＴＤで指定さ
れた試験装置ｒＥＡとのデータリンクを捕捉し、時分割
スイッチＴＤＳＷで、対応りる試験装置ＴＥＡの２Ｍハ
イウェイＩＩＷと、データリンク制御回路との間を選択
接続する。
れた試験装置ｒＥＡとのデータリンクを捕捉し、時分割
スイッチＴＤＳＷで、対応りる試験装置ＴＥＡの２Ｍハ
イウェイＩＩＷと、データリンク制御回路との間を選択
接続する。
試験装置ＴＥＡ側では、ド［］ツバ・インサータ回路Ｄ
／Ｉで該当のデータリンクをドロッパし、試験制御装置
ＴＥＣＡへ転送する。試験制御装置 ＴＥＣ八も試験制
御用プロセッサであり、内蔵プログラムにより各種試験
制御動作を行なう。子局の試験制御１１装置ＴＥＣへの
制御による試験バスの設定や試験機器による測定等が行
なわれ、該試験結果情報を親局の試験制御装置ＴＥＣＢ
へ送信する。
／Ｉで該当のデータリンクをドロッパし、試験制御装置
ＴＥＣＡへ転送する。試験制御装置 ＴＥＣ八も試験制
御用プロセッサであり、内蔵プログラムにより各種試験
制御動作を行なう。子局の試験制御１１装置ＴＥＣへの
制御による試験バスの設定や試験機器による測定等が行
なわれ、該試験結果情報を親局の試験制御装置ＴＥＣＢ
へ送信する。
試験装置ＴＥＡから試験装置ＴＥＢへの送信は、試験制
御ｆｌｌ装置ＴＥＣ八かへドロッパ・インサータ回路Ｄ
／Ｉへ゛データリンク通信要求” （ＤＬＲＱ）信号を
インサートし、２Ｍハイウェイ１開にのせる。試験制御
１１装置ＴＥＣＢの制御により、時分割スイッチＴ［ｌ
ＳＷで半固定接続されている試験装置ＴＥＡのデータリ
ンク用タイムスロツＩ〜を、時分割スイッチインタフェ
ースＴＤＳＷＩＦ経由で引込み、走査回路ＳＣＮで読取
る。試験制御装置ＴＥＣＢｉ、ｔｔ）ＬＲＱ信号のある
試験装置ＴＥＡのハイウェイに対応Ｊるデータリンク制
御回路ＤＬＣを時分割スイッチＴＤＳＷで接続し、試験
装置ＴＥＡへ°“データリンク許可” （ＯＬＡＣ丁）
信号を返送する。試験装置ＴＥへの試験料ｗＪ装置ＴＥ
ＣＡはＤＬＡＣＴ信号を受信すると、データリンク（叶
）で試験結果情報を返送する。試験制御装置ＴＥＣＢは
この情報をヱ験制御装置ＴＣＥを経て、試験台ＴＳＴＤ
に送信する。
御ｆｌｌ装置ＴＥＣ八かへドロッパ・インサータ回路Ｄ
／Ｉへ゛データリンク通信要求” （ＤＬＲＱ）信号を
インサートし、２Ｍハイウェイ１開にのせる。試験制御
１１装置ＴＥＣＢの制御により、時分割スイッチＴ［ｌ
ＳＷで半固定接続されている試験装置ＴＥＡのデータリ
ンク用タイムスロツＩ〜を、時分割スイッチインタフェ
ースＴＤＳＷＩＦ経由で引込み、走査回路ＳＣＮで読取
る。試験制御装置ＴＥＣＢｉ、ｔｔ）ＬＲＱ信号のある
試験装置ＴＥＡのハイウェイに対応Ｊるデータリンク制
御回路ＤＬＣを時分割スイッチＴＤＳＷで接続し、試験
装置ＴＥＡへ°“データリンク許可” （ＯＬＡＣ丁）
信号を返送する。試験装置ＴＥへの試験料ｗＪ装置ＴＥ
ＣＡはＤＬＡＣＴ信号を受信すると、データリンク（叶
）で試験結果情報を返送する。試験制御装置ＴＥＣＢは
この情報をヱ験制御装置ＴＣＥを経て、試験台ＴＳＴＤ
に送信する。
本発明は、ｎ個の子局の試験装置ＴＥＡと、親局の試験
装置ＴＥＢとの間の通信において、データリンク通信要
求（ＤＬＩｔＱ）信号およびデータリンク許可（ＯＬＡ
Ｃ丁）信号を授受することにより、ｎｉ１通信を可能に
するものである。
装置ＴＥＢとの間の通信において、データリンク通信要
求（ＤＬＩｔＱ）信号およびデータリンク許可（ＯＬＡ
Ｃ丁）信号を授受することにより、ｎｉ１通信を可能に
するものである。
なお、第１図中、ＴＳＴＳＩＧ／ＤＴＩＳは試験用信号
送受信回路／擬似端末装置、Ｈ３Ｗは保守スイッチ、Ａ
／Ｄはアナログ／ディジタル変換回路、ＩＣＴは入トラ
ンクであり、その他の第２図と同一構成部分は同一符号
をもって表わしている。
送受信回路／擬似端末装置、Ｈ３Ｗは保守スイッチ、Ａ
／Ｄはアナログ／ディジタル変換回路、ＩＣＴは入トラ
ンクであり、その他の第２図と同一構成部分は同一符号
をもって表わしている。
第３図は本発明の主要部の具体的な構成を示すものであ
り、親１１側に設置される試験装置ＴＥＢと、子局側に
設置される試験装置ＴＥＡとを詳細に示したものである
。以下、各回路ブロックの説明と共に、本発明の目的で
ある試験装置ＴＥＡと試験装置ＴＥＢとの間のデータ転
送に関する動作について説明する。
り、親１１側に設置される試験装置ＴＥＢと、子局側に
設置される試験装置ＴＥＡとを詳細に示したものである
。以下、各回路ブロックの説明と共に、本発明の目的で
ある試験装置ＴＥＡと試験装置ＴＥＢとの間のデータ転
送に関する動作について説明する。
試験装置ＴＥＢから試験装置１口への通信は、試験袋＠
ＴＥＢのプロセッサＣＰＵＩＮＩ御でインタフェース
回路ＩＮＦを経由し、時間スイッチＴＳ１４を駆動して
データリンク制御回路ＤＬＣと、任意の試験装置ＴＥＡ
対応のブロックチェックコードアダプタＢＣＣＡＰとの
間のバスを接続し、データリンク制御回路ＤＬＣ→デー
タリンク制御インタフェース回路ＤＬＣ１Ｆ→時分割ス
イッチインタフェース回路丁ＤＳＷＩＦ→送受信回路Ｒ
／Ｓ→時間スイッチＴＳｌｌＩ→ブロックチェックコー
ドアダプタＢＣＣＡＰ→送受信回路Ｉｔ／Ｓ→２Ｍハイ
ウェイ１四経出でデータを送信ザる。子局側の試験装置
ＴＥＡでは、２Ｍハイウェイ１四→送受信回路Ｒ／Ｓ→
ブｌコックチェックコードアダプタＢＣＣＡＰ→ドＯツ
バ・インサータ回路Ｄ／Ｉ→データリンク制御回路ＤＬ
Ｃを経て、試験装置ＴＥＡのプロセッサＣＰｕで受信す
る。
ＴＥＢのプロセッサＣＰＵＩＮＩ御でインタフェース
回路ＩＮＦを経由し、時間スイッチＴＳ１４を駆動して
データリンク制御回路ＤＬＣと、任意の試験装置ＴＥＡ
対応のブロックチェックコードアダプタＢＣＣＡＰとの
間のバスを接続し、データリンク制御回路ＤＬＣ→デー
タリンク制御インタフェース回路ＤＬＣ１Ｆ→時分割ス
イッチインタフェース回路丁ＤＳＷＩＦ→送受信回路Ｒ
／Ｓ→時間スイッチＴＳｌｌＩ→ブロックチェックコー
ドアダプタＢＣＣＡＰ→送受信回路Ｉｔ／Ｓ→２Ｍハイ
ウェイ１四経出でデータを送信ザる。子局側の試験装置
ＴＥＡでは、２Ｍハイウェイ１四→送受信回路Ｒ／Ｓ→
ブｌコックチェックコードアダプタＢＣＣＡＰ→ドＯツ
バ・インサータ回路Ｄ／Ｉ→データリンク制御回路ＤＬ
Ｃを経て、試験装置ＴＥＡのプロセッサＣＰｕで受信す
る。
試験装置ＴＥＡから試験装置ＴＥＢへの通信は、試験装
置ＴＥＡより試験装置ＴＥＢに対して通信要求が発生す
ると、試験装置ＴＥＡのプロセッサＣＰＵの制御でデー
タリンク制御回路ＤＬＣ→ドロッパ・インサータ回路Ｄ
／Ｉ→ブロックチェックコードアダプタＢＣＣＡＰ→送
受信回路Ｒ／Ｓ→２Ｍハイウェイ１１讐経由でデータリ
ンク通信要求信号叶ＲＱを送信ザる。
置ＴＥＡより試験装置ＴＥＢに対して通信要求が発生す
ると、試験装置ＴＥＡのプロセッサＣＰＵの制御でデー
タリンク制御回路ＤＬＣ→ドロッパ・インサータ回路Ｄ
／Ｉ→ブロックチェックコードアダプタＢＣＣＡＰ→送
受信回路Ｒ／Ｓ→２Ｍハイウェイ１１讐経由でデータリ
ンク通信要求信号叶ＲＱを送信ザる。
試験装置ＴＥＢでは、２Ｍハイウェイ１開より送られた
ＤＬＲＱ信号を、送受信回路Ｒ／Ｓ→ブロックチェック
］−ドアダプタＢＣＣＡＰ→時間スイッチ丁ＳＷ→送受
信回路Ｒ／Ｓ→時分割スイッチインタフェース回路ＴＤ
ＳＷＩＦ→リレー駆動・受信走査回路ＲＤ／ＳＣＮ→イ
ンタフェース回路ＩＮＦ→プロセッサＣＰＩＩのルート
で受信づる。
ＤＬＲＱ信号を、送受信回路Ｒ／Ｓ→ブロックチェック
］−ドアダプタＢＣＣＡＰ→時間スイッチ丁ＳＷ→送受
信回路Ｒ／Ｓ→時分割スイッチインタフェース回路ＴＤ
ＳＷＩＦ→リレー駆動・受信走査回路ＲＤ／ＳＣＮ→イ
ンタフェース回路ＩＮＦ→プロセッサＣＰＩＩのルート
で受信づる。
試験装置ＴＥＢのプロセッサＣＰＵの制御により、デー
タリンク通信要求信号ＤＬＩｔＱのあった試験装置丁［
八と、空きのデータリンク制御回路ＤＬＣを接続するた
め、時間スイッヂ丁Ｓ−を駆動してバスを接続する。
タリンク通信要求信号ＤＬＩｔＱのあった試験装置丁［
八と、空きのデータリンク制御回路ＤＬＣを接続するた
め、時間スイッヂ丁Ｓ−を駆動してバスを接続する。
その後、プロセッサＣＰｕリインタフエース回路ＩＮＦ
→リレー駆動・受信走査回路ｌ′ｌＤ／ＳＣＮ→時分割
スイッチインタフェース回路ＴＤＳＷＩＦ→送受信回路
Ｒ／Ｓ→時間スイッチＴＳＷ→ブロックチェックコード
アダプタＢＣＣＡＰ→送受信回路Ｒ／Ｓ→２Ｍハイウェ
イ■−経由でデータリンク通信要求信号叶ＲＱのあった
試験装置ＴＥＡにデータリンク許可信号ＤＬへＣＴを返
送する。
→リレー駆動・受信走査回路ｌ′ｌＤ／ＳＣＮ→時分割
スイッチインタフェース回路ＴＤＳＷＩＦ→送受信回路
Ｒ／Ｓ→時間スイッチＴＳＷ→ブロックチェックコード
アダプタＢＣＣＡＰ→送受信回路Ｒ／Ｓ→２Ｍハイウェ
イ■−経由でデータリンク通信要求信号叶ＲＱのあった
試験装置ＴＥＡにデータリンク許可信号ＤＬへＣＴを返
送する。
試験装置■［へのブロセッ１すＣＰＵは、データリンク
許可信号ＤＬＡＣＴを受信すると、親局ＴＥＢへのデー
タ送信を開始づる。
許可信号ＤＬＡＣＴを受信すると、親局ＴＥＢへのデー
タ送信を開始づる。
なお、第３図において、ＩＮＴは割込制御回路、ＴＩＨ
はタイマ、ＲＯＭはリードオンリメモリ、ＲＡＭはラン
ダムアクセスメモリ、ＥＨＡは緊急制御回路、ＦＤＤは
フレキシブルディスク駆動装置、ＦＤＣはルーキシプル
ディスク制＠装置、ＨＥＳ−Ｄはディジタルバス試験装
置、ＨＥＳＤＡＰはＭＥＳ−Ｄ付加回路、５Ｏ３Ｗは空
間分割スイッチ、Ｄ−ＬＴＥはディジタル加入者線路試
験装置、Ｒ３ＴＦは遠隔監視試験装置架であり、その伯
の第１図と同一構成部分は同一符号をもって表わしてい
る。
はタイマ、ＲＯＭはリードオンリメモリ、ＲＡＭはラン
ダムアクセスメモリ、ＥＨＡは緊急制御回路、ＦＤＤは
フレキシブルディスク駆動装置、ＦＤＣはルーキシプル
ディスク制＠装置、ＨＥＳ−Ｄはディジタルバス試験装
置、ＨＥＳＤＡＰはＭＥＳ−Ｄ付加回路、５Ｏ３Ｗは空
間分割スイッチ、Ｄ−ＬＴＥはディジタル加入者線路試
験装置、Ｒ３ＴＦは遠隔監視試験装置架であり、その伯
の第１図と同一構成部分は同一符号をもって表わしてい
る。
第４図は本発明の通信制御方式における処理の概要を示
すフローチャートであり、第４図（ａ）は試験装置Ａ側
（子局）、第４図（ｂ）は試験装置Ｂ側（親局）の制御
を示したらのである。
すフローチャートであり、第４図（ａ）は試験装置Ａ側
（子局）、第４図（ｂ）は試験装置Ｂ側（親局）の制御
を示したらのである。
、試験装置ＴＥＡは、スタートしてデータリンク通信（
使用）要求の有無の判断ボックスがあり、無しの場合は
要求待ちである。有りの場合はデータリンク通信要求信
号ＤＬＩｔＱの設定を行ない、親局へ送信する。次にデ
ータリンク許可信号叶ＡＣＴが受信されるのを待つ。デ
ータリンク許可信号ＤＬＡＣＴを受信すると、正常終了
して通信に入る。データリンク許可信号ＤＬＡＣＴが受
信されない場合はタイミング監視に入り、タイムオーバ
となった時、異常終了と判定し、アラームを出力する。
使用）要求の有無の判断ボックスがあり、無しの場合は
要求待ちである。有りの場合はデータリンク通信要求信
号ＤＬＩｔＱの設定を行ない、親局へ送信する。次にデ
ータリンク許可信号叶ＡＣＴが受信されるのを待つ。デ
ータリンク許可信号ＤＬＡＣＴを受信すると、正常終了
して通信に入る。データリンク許可信号ＤＬＡＣＴが受
信されない場合はタイミング監視に入り、タイムオーバ
となった時、異常終了と判定し、アラームを出力する。
試験装置ＴＥＢは、スタートして子局側よりのデータリ
ンク通信要求信号叶ＲＱの受信の有無の判断ボックスが
あり、無しの場合は持合せである。有りの場合はデータ
リンク許可信号ＤＬＡＣＴが設定されているか判断し、
設定されている場合は正常終了となり、通信に入る。デ
ータリンク許可信号ＤＬＡＣＴが設定されていない場合
は、データリンク叶に空き回線があるかどうかを判断し
、空きがあれば、データリンク叶を捕捉してデータリン
ク許可信号叶ＡＣＴを設定し、時分割スイッチＴＤＳＨ
のパスを開成し正常終了して通信に入る。また、データ
リンクＯＬに空きがない場合は異常終了と判定し、デー
タリンク全使用中のメツセージを出力する。
ンク通信要求信号叶ＲＱの受信の有無の判断ボックスが
あり、無しの場合は持合せである。有りの場合はデータ
リンク許可信号ＤＬＡＣＴが設定されているか判断し、
設定されている場合は正常終了となり、通信に入る。デ
ータリンク許可信号ＤＬＡＣＴが設定されていない場合
は、データリンク叶に空き回線があるかどうかを判断し
、空きがあれば、データリンク叶を捕捉してデータリン
ク許可信号叶ＡＣＴを設定し、時分割スイッチＴＤＳＨ
のパスを開成し正常終了して通信に入る。また、データ
リンクＯＬに空きがない場合は異常終了と判定し、デー
タリンク全使用中のメツセージを出力する。
第５図は、本発明方式におけるデータリンク用タイムス
ロットのビット割付けの一例を示すものである。
ロットのビット割付けの一例を示すものである。
子局側の試験制御装置ＴＥＣ＾から親局側の試験制御装
置ＴＥＣＢへのビット割付を第５図（ａ）に示す。
置ＴＥＣＢへのビット割付を第５図（ａ）に示す。
即ち、０ビツト目はデータリンクＯＬであり、子局から
親局へのデータを割付ける。１ビツト目はデータリンク
通信要求信号ＤＬＲＱであり、本発明の通信方式に関す
るビットである。前記１ビツト目は走査回路ＳＣＨに表
示し、試験制御装置ＴＥＣＢで読取る。
親局へのデータを割付ける。１ビツト目はデータリンク
通信要求信号ＤＬＲＱであり、本発明の通信方式に関す
るビットである。前記１ビツト目は走査回路ＳＣＨに表
示し、試験制御装置ＴＥＣＢで読取る。
親局側の試験制御装置ＴＥＣＢから子局側の試験制御装
置ＴＥＣＡへのビット割付を第５図（ｂ）に示す。
置ＴＥＣＡへのビット割付を第５図（ｂ）に示す。
即ち、０ビツト目はデータリンク叶であり、親局から子
局へのデータを割付ける。１ビツト目はｆ−タリンク許
可信号ＤＬへＣＴであり、本発明の通信方式に関するビ
ットである。前記１ビツト目はリレー駆動回路ＲＯによ
り試験制御装置ＴＥＣＢで駆動する。
局へのデータを割付ける。１ビツト目はｆ−タリンク許
可信号ＤＬへＣＴであり、本発明の通信方式に関するビ
ットである。前記１ビツト目はリレー駆動回路ＲＯによ
り試験制御装置ＴＥＣＢで駆動する。
（発明の効果）
以上説明したように本発明によれば、集中設置された保
守担当の親局とその周辺又は遠隔地に散在する子局にお
いて、１つのハイウェイ上に試験用データ線およびデー
タリンクを割付けることにより、効率的な通信制御が可
能である等の利点がある。
守担当の親局とその周辺又は遠隔地に散在する子局にお
いて、１つのハイウェイ上に試験用データ線およびデー
タリンクを割付けることにより、効率的な通信制御が可
能である等の利点がある。
第１図は本発明のｎ：１通信制御方式を実施した保守試
験系装置の一実施例を示すブロック構成図、第２図は従
来の通信制御方式の一例を示すブロック図、第３図は本
発明方式における主要部の具体的な構成を示すブロック
図、第４図は本発明方式における処理の概要を示すフロ
ーチャート、第５図は本発明方式におけるデータリンク
用タイムスロットのビット割付けを示す図である。 ＴＥＡＯ〜ＴＥＡｎ・・・子局側の試験装置、ＴＥＢ・
・・親局側の試験装置、ＴＥＣＡ・・・子局側の試験制
御装置、ＴＥＣＢ・・・親局側の試験制御装置、ＴＳＴ
Ｄ・・・試験台、ＴＣＥ・・・試験制御８置、Ｄ／Ｉ・
・・ドロッパ／インサータ回路、ＤＬＣ・・・データリ
ンク制御回路、ＤＬＣＩＦ・・・データリンク制御イン
タフェース回路、１１す０〜１１−ｎ・・・２Ｍハイウ
ェイ、ＴＤＳＷ・・・時分割スイッチ。 特許出願人 沖電気工業株式会社 日本電信電話株式会社 代理人弁理士 吉 １） 精 孝 匝？；Ｈｔ、ｆＡＩｕｌ＋ （欄） （鴎財映
（旧））（ａ）（ｂ） 木全明方式【；おけか処理と示オフロー＋ヤード第４図 （ＴＥＣＡ −−ＴＥＣＢ） （ＴＥＣＢ −−−ＴＥＣＡ） （ｂ） デークυンフ用夕仏ヌロ７．トのビ、注宵１］イＴｔ＋
１Ｘ示どす閏第゛５図
験系装置の一実施例を示すブロック構成図、第２図は従
来の通信制御方式の一例を示すブロック図、第３図は本
発明方式における主要部の具体的な構成を示すブロック
図、第４図は本発明方式における処理の概要を示すフロ
ーチャート、第５図は本発明方式におけるデータリンク
用タイムスロットのビット割付けを示す図である。 ＴＥＡＯ〜ＴＥＡｎ・・・子局側の試験装置、ＴＥＢ・
・・親局側の試験装置、ＴＥＣＡ・・・子局側の試験制
御装置、ＴＥＣＢ・・・親局側の試験制御装置、ＴＳＴ
Ｄ・・・試験台、ＴＣＥ・・・試験制御８置、Ｄ／Ｉ・
・・ドロッパ／インサータ回路、ＤＬＣ・・・データリ
ンク制御回路、ＤＬＣＩＦ・・・データリンク制御イン
タフェース回路、１１す０〜１１−ｎ・・・２Ｍハイウ
ェイ、ＴＤＳＷ・・・時分割スイッチ。 特許出願人 沖電気工業株式会社 日本電信電話株式会社 代理人弁理士 吉 １） 精 孝 匝？；Ｈｔ、ｆＡＩｕｌ＋ （欄） （鴎財映
（旧））（ａ）（ｂ） 木全明方式【；おけか処理と示オフロー＋ヤード第４図 （ＴＥＣＡ −−ＴＥＣＢ） （ＴＥＣＢ −−−ＴＥＣＡ） （ｂ） デークυンフ用夕仏ヌロ７．トのビ、注宵１］イＴｔ＋
１Ｘ示どす閏第゛５図
Claims (1)
- 【特許請求の範囲】 ｎ個の子局に時分割スイッチ、ドロッパ／インサータ回
路、データリンク制御回路、および試験制御装置を備え
た試験装置をそれぞれ設け、１個の親局に時分割スイッ
チ、データリンク制御回路、データリンク制御インタフ
ェース回路、および試験制御装置を備えた試験装置を設
け、前記ｎ個の子局の試験装置と親局の試験装置との間
を２Ｍハイウェイでそれぞれ接続するとともに、 子局よりのデータリンク通信要求信号および親局よりの
データリンク許可信号を２Ｍハイウェイを介して互いに
授受し、ｎ個の子局のうちの１つを親局側の時分割スイ
ッチで選択するようになしたことを特徴とする ｎ：１通信制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25084685A JPS62111554A (ja) | 1985-11-11 | 1985-11-11 | ｎ：１通信制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25084685A JPS62111554A (ja) | 1985-11-11 | 1985-11-11 | ｎ：１通信制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62111554A true JPS62111554A (ja) | 1987-05-22 |
Family
ID=17213878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25084685A Pending JPS62111554A (ja) | 1985-11-11 | 1985-11-11 | ｎ：１通信制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62111554A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447159A (en) * | 1987-08-18 | 1989-02-21 | Fujitsu Ltd | Terminal control system |
| JPH03196749A (ja) * | 1989-11-30 | 1991-08-28 | Nec Corp | 複数の交換機の回線保守統合装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105465A (en) * | 1979-02-06 | 1980-08-13 | Nec Corp | Test system for remote station subscriber |
| JPS55118259A (en) * | 1979-03-06 | 1980-09-11 | Nec Corp | Test system for remote station subscriber |
-
1985
- 1985-11-11 JP JP25084685A patent/JPS62111554A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55105465A (en) * | 1979-02-06 | 1980-08-13 | Nec Corp | Test system for remote station subscriber |
| JPS55118259A (en) * | 1979-03-06 | 1980-09-11 | Nec Corp | Test system for remote station subscriber |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6447159A (en) * | 1987-08-18 | 1989-02-21 | Fujitsu Ltd | Terminal control system |
| JPH03196749A (ja) * | 1989-11-30 | 1991-08-28 | Nec Corp | 複数の交換機の回線保守統合装置 |
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