JPS62107509A - Limitter circuit - Google Patents
Limitter circuitInfo
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- JPS62107509A JPS62107509A JP60247811A JP24781185A JPS62107509A JP S62107509 A JPS62107509 A JP S62107509A JP 60247811 A JP60247811 A JP 60247811A JP 24781185 A JP24781185 A JP 24781185A JP S62107509 A JPS62107509 A JP S62107509A
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はリミッタ回路に係り、入力信号電圧に対して振
幅制限された信号電圧を出力するリミッタ回路に関する
。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a limiter circuit, and more particularly, to a limiter circuit that outputs a signal voltage whose amplitude is limited with respect to an input signal voltage.
従来の技術
第３図は従来のリミッタ回路の一例の回路図を示す。同
図において、端子１０に入来した交流信号ｖｉは直流電
圧源８、抵抗９により直流バイアスＶ、８を与えられ、
ＮＰＮトランジスタ１４のベースに供給される。一方、
ＮＰＮトランジスタ１８のエミッタには抵抗１９が接続
されてエミッタ・フォロワが構成されており、直流電圧
源８の直流電位ＶＢＢはトランジスタ１８のベース・エ
ミッタ間電圧ｖＢＥだけ低下されてＮＰＮトランジスタ
１５のベースに印加される。Prior Art FIG. 3 shows a circuit diagram of an example of a conventional limiter circuit. In the figure, an AC signal vi input to a terminal 10 is given a DC bias V, 8 by a DC voltage source 8 and a resistor 9.
It is supplied to the base of NPN transistor 14. on the other hand,
A resistor 19 is connected to the emitter of the NPN transistor 18 to form an emitter follower, and the DC potential VBB of the DC voltage source 8 is lowered by the base-emitter voltage vBE of the transistor 18 and applied to the base of the NPN transistor 15. applied.
トランジスタ１４．１５の共通エミッタ及び抵抗９と電
源８との接続点は、夫々、エミッタ及びコレクタを夫々
共に共通接続されたＰＮＰＩ−ランジスタ１６．１７の
夫々のベースに接続され、その共通エミッタは出力端子
１１に接続されている。The common emitter of the transistor 14.15 and the connection point between the resistor 9 and the power supply 8 are respectively connected to the respective bases of PNPI transistors 16.17 whose emitters and collectors are respectively commonly connected together, the common emitters of which are connected to the output It is connected to terminal 11.
ここで、ＮＰＮｔ−ランジスタ及びＰＮＰトランジスタ
のベース・エミッタ間電圧を夫々ＶＢ［（ＮＰＮ）
ＢＥ（ＰＮＰ） トシ、又、端子１０に人、■
来Ｊる交流信号Ｖ、を正弦波としてその振幅はｖＢＥ（
ＮＰＮ） ＢＦ（ＰＮＰ） （ｒ）’ずれよりも大
と１−る。Here, the base-emitter voltages of the NPNt transistor and the PNP transistor are respectively VB[(NPN)
BE(PNP) Also, when there is a person at terminal 10, the incoming AC signal V is assumed to be a sine wave, and its amplitude is vBE(
NPN) BF(PNP) (r)' is larger than the deviation.
、■
トランジスタ１４及び１５０ベ一ス電位ｖＢ１及びＶＢ
２は第４図（Ａ）に示す如くであり、夫々次式で表わさ
れる。,■ Transistors 14 and 150 base potentials vB1 and VB
2 are as shown in FIG. 4(A), and are expressed by the following equations.
Ｖ８１＝ Ｖ８８＋ Ｖ 、
（１）ＶＢ２−ＶＢＢ ’ｅｌｌ：（ＮＰＮ）
（２）即ら、トランジスタ１５０ベース電
位Ｖ８２はトランジスタ１４のベース電位ＶＢ１の直流
成分ＶＢＢよりトランジスタ１８のベース・エミッタ間
電圧ＶＢＥ（ＮＰＮ）だけ低い。トランジスタ１４及び
１５はその大々のベース電位が高い方が導通するため、
ｉ〜ランジスタ１６０ベースに印加される電位ｖＢ３は
第４図（Ｂ）に示す如くとなり、電位ｖ６，３の最小値
はその直流成分ｖＢＢ −ｖＢＥ（ＮＰＮ）に対してト
ランジスタ１５０ＶＢＥ（ＮＰＮ）だけ低い。V81=V88+V,
(1) VB2-VBB 'ell: (NPN)
(2) That is, the base potential V82 of the transistor 150 is lower than the DC component VBB of the base potential VB1 of the transistor 14 by the base-emitter voltage VBE (NPN) of the transistor 18. Since the transistors 14 and 15 conduct when their base potential is higher,
The potential vB3 applied to the base of the transistor 160 is as shown in FIG. .
次に、トランジスタ１６及び１７はその夫々のベース電
位が低い方が導通ずるため、端子１１Ｊ、り取出される
電位Ｖ。は第４図（Ｃ）に示す如くとされ、その直流成
分Ｖ。（Ｄｃ ）は、Ｖ ＝Ｖ−Ｖ
＋ＶＯ（ＤＣ） ＢＢ Ｂｒ（ＮＰ
Ｎ） Ｒ［（ＰＮＰ）で表わされ（つまり、重訂
７Ｖｌ、３Ｊ、す１〜ランジスタ１６１７）ベース・Ｔ
、 ミツ’） １ｆｌｌｔｔＨｆＶＢＢｐＨｐｌ高イ（
ｆｉ ）、■ に対ｔ、 ｒ最小１１自１１− Ｖ
ＢＦ（ＮＰＮ） ＜ １□ フＯ（ＯＣ）
ンジスタ１８）、最大値ＧＪ 十Ｖ ＢＥ（ＮＰＮ）
（１−’７ ’：／ジスタ１４）となる。叩も、出力
電ＩＦＶｏはｖＯ（ＤＣ）を中心として±■Ｂｒ（ＮＰ
Ｎ）に振幅制限された波形である。Next, since the transistors 16 and 17 are conductive when their respective base potentials are lower, a potential V is taken out from the terminal 11J. is as shown in FIG. 4(C), and its DC component V. (Dc) is V = V-V
+VO(DC) BB Br(NP
R
, Mitsu') 1fllttHfVBBpHpl high (
fi ),■ against t, rminimum 11 self 11-V
BF (NPN) < 1□ F O (OC) register 18), maximum value GJ 10 V BE (NPN)
(1-'7': / register 14). Also, the output voltage IFVo is ±■Br (NP
This is a waveform whose amplitude is limited to N).
発明が解決しようとする問題点
一般に、ＮＰＮＩ−ランジスタとＰ Ｎ Ｐ ｌ−ラン
ジスタとは接合部の半導体構造が異なるため、ぞの夫々
のベース・■ミッタ間電圧ｖＢＥ（ＮＰＮ）どｖＢＥ（
ＰＮＰ）とは等しくイＴい。従って、前記０式から明ら
かな如く、従来回路では出力信号Ｖｏの直流成分Ｖ ０
（ＤＣ）は入力直流バイアス電圧ｖＢＢに等しくなく、
直流オフセット分つまり
’ ＢＥ（ＮＰＮ） ＢＥ（ＰＮＰ）を有する問題
点かあつ十Ｖ
た。Problems to be Solved by the Invention In general, since the semiconductor structure of the junction between an NPNI-transistor and a PNP1-transistor is different, the respective base-mitter voltages vBE(NPN) and vBE(
PNP) is equally good. Therefore, as is clear from the above equation 0, in the conventional circuit, the DC component V 0 of the output signal Vo
(DC) is not equal to the input DC bias voltage vBB,
There was a problem with the DC offset, that is, BE(NPN) BE(PNP).
本発明は、直流電圧成分の伝達経路に接合構造の等しい
トランジスタを用い、その直流成分に直流オフセット分
のない出力信号を得るリミッタ回路を提供することを目
的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a limiter circuit that uses transistors having the same junction structure in a transmission path of a DC voltage component and obtains an output signal without a DC offset in the DC voltage component.
問題点を解決するための手段
第１図中、１．２はエミッタを共通接続された接合構造
の等しい第１及び第２のトランジスタ、７はトランジス
タ１．２のエミッタ共通接続点に接続された定電流源、
３．４はベース及びエミッタを夫々ともに共通接続され
、夫々のコレクタを電源端子に接続された互いに接合構
造の異なる第３及び第４のトランジスタ、１３はトラン
ジスタ１．２の各コレクタに夫々接続されたカレントミ
ラー回路、８．９はトランジスタ３，４のベースと共通
接続点にその接続点を接続された抵抗と直流電圧源との
直列接続回路、１０はトランジスタ１のベース及び直列
接続回路の一端に接続された入力端子、１１はトランジ
スタ２のベース及び］レレフの接続点及びトランジスタ
３，４のエミッタ共通接続点に接続された出力端子の各
−実施例である。Means for Solving the Problems In Figure 1, 1.2 is a first and second transistor of equal junction structure whose emitters are connected in common, and 7 is connected to the emitter common connection point of transistor 1.2. constant current source,
3.4 are third and fourth transistors having mutually different junction structures, having their bases and emitters commonly connected, and their respective collectors connected to the power supply terminal; 13, each connected to the collectors of the transistors 1.2; 8.9 is a series connection circuit of a DC voltage source and a resistor whose connection point is connected to the common connection point with the bases of transistors 3 and 4; 10 is the base of transistor 1 and one end of the series connection circuit; 11 is an embodiment of an output terminal connected to the base of transistor 2 and the connection point between the base of transistor 2 and the common connection point of the emitters of transistors 3 and 4.
作用
入力交流信号Ｖｉは直流電圧源８により直流バイアスＶ
８８が与えられ、トランジスタ１のベースに供給された
後トランジスタ１，２、カレントミラー回路１３、定電
流源７からなる回路を通り、トランジスタ３．４の各エ
ミッタの共通接続点において振幅制限されると共に、直
流オフセット分が付加されない直流成分をもつ出力信号
Ｖｏとして取出される。The action input AC signal Vi is provided with a DC bias V by a DC voltage source 8.
88 is given, and after being supplied to the base of transistor 1, it passes through a circuit consisting of transistors 1 and 2, current mirror circuit 13, and constant current source 7, and is amplitude limited at the common connection point of each emitter of transistor 3.4. In addition, an output signal Vo having a DC component to which the DC offset is not added is extracted.
実施例
第１図は本発明回路の一実施例の回路図を示し、同図中
、第３図と同一部分には同一番号を付す。Embodiment FIG. 1 shows a circuit diagram of an embodiment of the circuit of the present invention, in which the same parts as in FIG. 3 are given the same numbers.
同図において、ＮＰＮｉ−ランジスタ１及び２はその夫
々の１ミツタを共通に接続され、定電流源７を介してア
ースされており、その夫々のコレクタはダイオード６及
びＰＮＰＩ−ランジスタ５にて構成されたカレントミラ
ー回路１３を介して電源端子１２に接続されている。In the figure, NPNi transistors 1 and 2 are connected at their respective terminals in common and grounded via a constant current source 7, and their respective collectors are composed of a diode 6 and a PNPI transistor 5. It is connected to the power supply terminal 12 via a current mirror circuit 13 .
１−ランジスタ１のベースは端子１０に接続されている
と共に、抵抗９及び直流電圧源８を介してアースされて
いる。トランジスタ２のベースはその］レクタに接続さ
れていると共に端子１１に接続されている。ＮＰＮｔ−
ランジスタ３及びＰＮＰトランジスタ４はその夫々のＴ
ミッタを共通に接続されて端子１１に接続されていると
共に、その夫々のベースを共通に接続されて抵抗９と直
流電圧源８との接続点に接続されており、トランジスタ
３の］レクタは端子１２に、トランジスタ４のコレクタ
はアースに夫々接続されている。1 - The base of transistor 1 is connected to terminal 10 and grounded via resistor 9 and DC voltage source 8. The base of transistor 2 is connected to its collector and to terminal 11. NPNt-
The transistor 3 and the PNP transistor 4 have their respective T
The transmitters of the transistors 3 are commonly connected to the terminal 11, and their respective bases are commonly connected to the connection point between the resistor 9 and the DC voltage source 8. 12, the collectors of the transistors 4 are respectively connected to ground.
同図において、端子１０に入来した交流正弦波信号ｖ１
は直流電圧源８、抵抗９により自流バイアスＶＢＢを与
えられて前記（１）式で表わされる電位ＶＢ１となり、
トランジスタ１のベースに供給される。In the figure, an AC sine wave signal v1 input to the terminal 10
is given a free current bias VBB by a DC voltage source 8 and a resistor 9, and becomes a potential VB1 expressed by the above formula (1),
Supplied to the base of transistor 1.
トランジスタ２のベース電位をＶＢ２、定電流源７の電
流値を１゜、］・ランジスタ１に流れる電流をＩ。１、
トランジスタ２に流れる電流をＩＣ２とすると、トラン
ジスタ３及び４が遮断している場合、電流ｌｃ２はカレ
ントミラー回路１３から供給されているので、カレン１
〜ミラ一回路の周知の動作により、
１Ｃ１−ＩＣ２
となり、又、両電流の和は定電流源７の電流ＩＯに等□
しく、
’ ＣＩ” ’ Ｃ２−ＩＯ
となるので、
’ＣＩ“ＩＣ２＝ＩＯ／２
とイする。従って、１ヘランジスタ１及び２の各Ｊミッ
タ電流はｎいに等しく、夫々のベース・■ミッタ間電圧
が等しく、各ベース電位ＶＢ１、ＶＢ２も等しく、
゛ −８−
ｖＢｌ−ｖＢ２＝ ｖＢＢ’−ｖｉ
となる。故に、出力電圧Ｖ。は
ＶＯ−ｖＢＢ＋Ｖｉ
となり、その直流成分Ｖ。（ＤＣ）は、ｖ ＝
ｖ
Ｏ（ＤＣ） ＢＢ
となる。The base potential of the transistor 2 is VB2, the current value of the constant current source 7 is 1°, and the current flowing through the transistor 1 is I. 1,
Assuming that the current flowing through transistor 2 is IC2, when transistors 3 and 4 are cut off, current lc2 is supplied from current mirror circuit 13, so current 1
~ Due to the well-known operation of the Mira circuit, it becomes 1C1-IC2, and the sum of both currents is equal to the current IO of the constant current source 7□
Therefore, 'CI''C2-IO', so 'CI'IC2=IO/2. Therefore, each of the J-mitter currents of the transistors 1 and 2 is equal to n, the voltages between their bases and the mitter are equal, and the base potentials VB1 and VB2 are also equal. becomes. Therefore, the output voltage V. becomes VO-vBB+Vi, and its DC component V. (DC) is v =
v O(DC) BB .
ここで、トランジスタ３及び４のベース電位はＶＢＢで
あるから、入力信号Ｖ、が
＝ＶＢＥ（ＮＰＮ） ＜ｖ’ ＜ｖＢＥ（ＰＮＰ）の場
合、トランジスタ３及び４は遮断であり、出力信号Ｖ。Here, since the base potential of transistors 3 and 4 is VBB, when input signal V is =VBE(NPN) <v'<vBE(PNP), transistors 3 and 4 are cut off, and output signal V.
は振幅制限されない。一方、■・≦−ＶＢＥ（ＮＰＮ）
の場合、トランジスタ３が導」
通、トランジスタ４が遮断であり、Ｖ。is not amplitude limited. On the other hand, ■・≦−VBE(NPN)
, transistor 3 is conducting, transistor 4 is blocking, and V.
≧Ｖ ＢＥ（ＰＮＰ）の場合、トランジスタ３が遮断、
トランジスタ４が導通であるので、入力信号Ｖｉは第２
図（Ａ）、出力信号Ｖ。の各波形は同図（Ｂ）に夫々示
す如くとなる。In the case of ≧V BE (PNP), transistor 3 is cut off,
Since the transistor 4 is conductive, the input signal Vi is at the second
Figure (A), output signal V. The respective waveforms are as shown in FIG.
出力信号Ｖ は電位ＶＢＢを直流成分とし、Ｖ Ｂｒｕ
ｐＮ）（ドア ンジスタ３）、＋ｖＢＦ（ＰＮＰ）（ト
ランジスタ４）に振幅制御された波形とされる。この場
合、そのＩｔ流成５）はＶｌ、８のみで、第３３図及び
第４図（Ｃ）に示す従来回路の如き及びＶ
ＶＢＥ（ＮＰＮ） ＢＥ（ＰＮＰ） ”成分（９
まり・直流オフヒツト分）を含まない。The output signal V has the potential VBB as a DC component, and V Bru
The waveform is amplitude-controlled by pN) (transistor 3) and +vBF (PNP) (transistor 4). In this case, the It flow component 5) is only Vl, 8, and the V VBE (NPN) BE (PNP) component (9) as in the conventional circuit shown in FIGS.
(DC off-hits) are not included.
なお、本発明はト記実施例に限定されるものではなく、
各トランジスタ及びダイオードの夫々の接合構造を互い
に入換え、電源の極性を逆にした構成としてもよいこと
は勿論である。It should be noted that the present invention is not limited to the above embodiments,
It goes without saying that the junction structures of the transistors and diodes may be interchanged and the polarities of the power supplies may be reversed.
発明の効宋
本発明回路によれば、直流雷汗成分の伝達経路に接合構
造の等しいトランジスタを用いているので、出力信号の
直流成分は入力信号の直流バイアスに等しく、直流オフ
セラ１〜分を含まない等の特長を有する。Effects of the Invention According to the circuit of the present invention, transistors with the same junction structure are used in the transmission path of the DC thunderstorm component, so the DC component of the output signal is equal to the DC bias of the input signal, and the DC offset is equal to the DC bias of the input signal. It has the characteristics that it does not contain
第１図及び第２図は夫々本発明回路の一実施例の回路図
及び信号波形図、第３図及び第４図は夫々従来回路の一
例の回路図及び信号波形図である。
１〜４・・・トランジスタ、７・・・定電流源、８・・
・直流電圧源、９・・・抵抗、１０・・・入力端子、１
１・・・出−１〇 −
万端子、１２・・・電源端子、１３・・・カレントミラ
ー回路。
特許出願人 日本ビクター株式会ン１
第１図
第２図1 and 2 are a circuit diagram and a signal waveform diagram of an embodiment of the circuit of the present invention, respectively, and FIGS. 3 and 4 are a circuit diagram and a signal waveform diagram of an example of a conventional circuit, respectively. 1 to 4...transistor, 7...constant current source, 8...
・DC voltage source, 9...Resistor, 10...Input terminal, 1
1... Out-10-10,000 terminal, 12... Power supply terminal, 13... Current mirror circuit. Patent applicant: Victor Japan Co., Ltd. 1 Figure 1 Figure 2
Claims (1)
２のトランジスタと、該第１及び第２のトランジスタの
エミッタ共通接続点に接続された定電流源と、ベース及
びエミッタを夫々ともに共通接続され、夫々のコレクタ
を電源端子に接続された互いに接合構造の異なる第３及
び第４のトランジスタと、上記第１及び第２のトランジ
スタの各コレクタに夫々接続されたカレントミラー回路
と、該第３及び第４のトランジスタのベース共通接続点
にその接続点を接続された抵抗と直流電圧源との直列接
続回路と、上記第１のトランジスタのベース及び該直列
接続回路の一端に接続された入力端子と、上記第２のト
ランジスタのベース及びコレクタの接続点及び上記第３
及び第４のトランジスタのエミッタ共通接続点に接続さ
れた出力端子とよりなることを特徴とするリミッタ回路
。first and second transistors having the same junction structure whose emitters are commonly connected; a constant current source connected to the common emitter connection point of the first and second transistors; and a constant current source whose bases and emitters are commonly connected. , third and fourth transistors having different junction structures, each having a collector connected to a power supply terminal, a current mirror circuit connected to each collector of the first and second transistors, respectively; a series connection circuit of a resistor and a DC voltage source whose connection point is connected to the base common connection point of the fourth transistor; an input terminal connected to the base of the first transistor and one end of the series connection circuit; , the connection point between the base and collector of the second transistor and the third transistor.
and an output terminal connected to a common emitter connection point of the fourth transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60247811A JPS62107509A (en) | 1985-11-05 | 1985-11-05 | Limitter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60247811A JPS62107509A (en) | 1985-11-05 | 1985-11-05 | Limitter circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62107509A true JPS62107509A (en) | 1987-05-18 |
Family
ID=17169014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60247811A Pending JPS62107509A (en) | 1985-11-05 | 1985-11-05 | Limitter circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62107509A (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55161408A (en) * | 1979-06-02 | 1980-12-16 | Pioneer Electronic Corp | Limiter circuit |
-
1985
- 1985-11-05 JP JP60247811A patent/JPS62107509A/en active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55161408A (en) * | 1979-06-02 | 1980-12-16 | Pioneer Electronic Corp | Limiter circuit |
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