JPS62104177A - 化合物半導体素子の製造方法 - Google Patents
化合物半導体素子の製造方法Info
- Publication number
- JPS62104177A JPS62104177A JP24299185A JP24299185A JPS62104177A JP S62104177 A JPS62104177 A JP S62104177A JP 24299185 A JP24299185 A JP 24299185A JP 24299185 A JP24299185 A JP 24299185A JP S62104177 A JPS62104177 A JP S62104177A
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- Japan
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- resist
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は化合物半導体素子特にＧａＡｓ ＦＥＴに適用
するサブミクロン線幅をもつ金属電極の改良に関する。
するサブミクロン線幅をもつ金属電極の改良に関する。
最近の半導体素子は超ＬＳＩに代表されるように高集積
化及び高機能化が進み、これにつれてパターンの微細化
に関する開発が精力的に促進されている。その背景とし
ては等方性エツチングに加えて異方性エツチング法とし
てＲＩＥ （Ｒｅａｃｔｉｖｅ ＩｏｎＩＥｔｃｈｉｎ
ｇ）法及びイオンビームミーリング法の実用化更にはレ
ジストの改良が与っていることは否めない。
化及び高機能化が進み、これにつれてパターンの微細化
に関する開発が精力的に促進されている。その背景とし
ては等方性エツチングに加えて異方性エツチング法とし
てＲＩＥ （Ｒｅａｃｔｉｖｅ ＩｏｎＩＥｔｃｈｉｎ
ｇ）法及びイオンビームミーリング法の実用化更にはレ
ジストの改良が与っていることは否めない。
ところで、ＧａＡｓ ＦＥＴはすでに商品化されている
が、その特性向上を目指してゲート長の縮小が課題とさ
れており、これに向けて開発が行われているのが実情で
ある。このＧａＡｓ ＦＥＴでは当然ゲート層、ソース
及びドレイン領域が必要であり、とのゲト電極としては
複数種の金属層を重ねて構成するのが一般的である。即
ち、ＧａＡｓ基板側からＴｉ −ｖ ｔｏｏｏ人、拡散
バリヤ金属としてＭｏｌＯＯＯ人更にゲート抵抗低減用
Ａｕ５０００人、これにゲート加工時のマスクとしてＴ
ｉ１０００人を重ねた複合金属層が通常使用される。
が、その特性向上を目指してゲート長の縮小が課題とさ
れており、これに向けて開発が行われているのが実情で
ある。このＧａＡｓ ＦＥＴでは当然ゲート層、ソース
及びドレイン領域が必要であり、とのゲト電極としては
複数種の金属層を重ねて構成するのが一般的である。即
ち、ＧａＡｓ基板側からＴｉ −ｖ ｔｏｏｏ人、拡散
バリヤ金属としてＭｏｌＯＯＯ人更にゲート抵抗低減用
Ａｕ５０００人、これにゲート加工時のマスクとしてＴ
ｉ１０００人を重ねた複合金属層が通常使用される。
このゲート層の形成方法としては■ＧａＡｓ基板にレジ
スト層を直接被着後、そのゲート層形成予定位置だけを
除去し、露出したＧａＡｓ基板に複数種の金属層を重ね
て０ｅｐｏ Ｌこのレジスト層を溶除するリフト法によ
って余分な複合金属層を除去する方法が知られている。
スト層を直接被着後、そのゲート層形成予定位置だけを
除去し、露出したＧａＡｓ基板に複数種の金属層を重ね
て０ｅｐｏ Ｌこのレジスト層を溶除するリフト法によ
って余分な複合金属層を除去する方法が知られている。
一方、この複数種の金属層をＧａＡｓ基板表面に被着後
、レジスト層を設置して所望のゲート層を形成するに当
り、■ゲート層形成予定位置のレジスト層だけを除去し
て複合金属層を露出し、更にマスクとなる金属層を残存
するレジスト層及び露出する複合金属層に被着後、前述
のリフト法によって残存するレジスト層ならびにそこに
被着するマスク層を除去する方法と、■予めマスク金属
層を含めた複合金属層を被覆してからレジスト層を被覆
し、ゲート層形成予定位置以外のレジスト層及び金属層
を除去する方法が知られている。
、レジスト層を設置して所望のゲート層を形成するに当
り、■ゲート層形成予定位置のレジスト層だけを除去し
て複合金属層を露出し、更にマスクとなる金属層を残存
するレジスト層及び露出する複合金属層に被着後、前述
のリフト法によって残存するレジスト層ならびにそこに
被着するマスク層を除去する方法と、■予めマスク金属
層を含めた複合金属層を被覆してからレジスト層を被覆
し、ゲート層形成予定位置以外のレジスト層及び金属層
を除去する方法が知られている。
■の方法としてはＧａＡｓ基板表面に前述の複合金属層
を被着後０ＤＯＲ１０１４（東京応化製ポジレジスト）
を被覆し、ゲート層形成予定位置以外のポジレジストを
Ｄｅｅｐ ＬＩＶ方式によるコンタクト露光現像工程に
より除去する０次にゲート層形成予定位置に残ったＴｉ
層ならびにレジスト層をマスクとしてイオンミーリング
を行ってゲート長０．５μｍのゲート層を得た。
を被着後０ＤＯＲ１０１４（東京応化製ポジレジスト）
を被覆し、ゲート層形成予定位置以外のポジレジストを
Ｄｅｅｐ ＬＩＶ方式によるコンタクト露光現像工程に
より除去する０次にゲート層形成予定位置に残ったＴｉ
層ならびにレジスト層をマスクとしてイオンミーリング
を行ってゲート長０．５μｍのゲート層を得た。
■の方法は、ＧａＡｓ基板表面に複合金属層としてＴｉ
−リ、 Ｍｏ及びＡｕ を、 １０００人、 １０００
人ならびに５０００人を積層し、最上層のＡｕ層にポジ
レジスト０ＤＵＲ−１０１４（東京応化製）を被覆し、
Ｄｅｅｐ ＵＶ露光装置によってゲート層形成予定位置
に窓を設けてＡｕ層を露出する。次いで、Ｔｉ層をこの
ネガレジスト層上に１０００人積層０ることによって露
出したＡｕ層にもはゾ同一の厚さを持ったＴｉ層が得ら
れ、このネガレジスト層を溶除することによって積層し
たＴｉ層も一緒に除去されてＡｕ層上即ちグー１〜層形
成予定位置だけにＴｉ層が残存する。更に、このＡｕ層
をイオンミーリング法によってエツチングし、他の金属
層はＲＩＥ法によって除去して０．５％の線幅をもつゲ
ート層を得た。
−リ、 Ｍｏ及びＡｕ を、 １０００人、 １０００
人ならびに５０００人を積層し、最上層のＡｕ層にポジ
レジスト０ＤＵＲ−１０１４（東京応化製）を被覆し、
Ｄｅｅｐ ＵＶ露光装置によってゲート層形成予定位置
に窓を設けてＡｕ層を露出する。次いで、Ｔｉ層をこの
ネガレジスト層上に１０００人積層０ることによって露
出したＡｕ層にもはゾ同一の厚さを持ったＴｉ層が得ら
れ、このネガレジスト層を溶除することによって積層し
たＴｉ層も一緒に除去されてＡｕ層上即ちグー１〜層形
成予定位置だけにＴｉ層が残存する。更に、このＡｕ層
をイオンミーリング法によってエツチングし、他の金属
層はＲＩＥ法によって除去して０．５％の線幅をもつゲ
ート層を得た。
ＧａＡｓ ＦＥＴに限らずＭｉｓ ＦＥＴ等のＦＥＴで
は、そのゲート長を狭めてその特性向上を図る傾向にあ
り、ＧａＡｓ ＦＥＴでもゲート長を０．５−から０．
２５．程度に狭めるよう開発が進められている。しかも
、このゲート層はその厚さ方向を半導体基板表面に対し
て垂直に形成することが必要であるために、乾式のエツ
チング手段である異方性エツチング法が採用されており
、しかもゲート層として必要なＡｕ層をエツチング可能
な適当な気体が存在しないためイオンビームミーリング
法は不可欠な手段となる。
は、そのゲート長を狭めてその特性向上を図る傾向にあ
り、ＧａＡｓ ＦＥＴでもゲート長を０．５−から０．
２５．程度に狭めるよう開発が進められている。しかも
、このゲート層はその厚さ方向を半導体基板表面に対し
て垂直に形成することが必要であるために、乾式のエツ
チング手段である異方性エツチング法が採用されており
、しかもゲート層として必要なＡｕ層をエツチング可能
な適当な気体が存在しないためイオンビームミーリング
法は不可欠な手段となる。
このイオンビームミーリング法では一旦入射したイオン
ビームによる被エツチング物質の再付着が発生すること
が知られており、この再付着速度と再付着物質を除去す
る速度との均衡を保つためイオンビームの入射角選定が
必要となる。更にイオンビームミーリングを行う場合、
被処理物間又は単一の被処理物内でのエツチング誤差を
最小にするためにウェーハ支持体を回転するのが通常で
あり、更にこの支持体の冷却を実施する。
ビームによる被エツチング物質の再付着が発生すること
が知られており、この再付着速度と再付着物質を除去す
る速度との均衡を保つためイオンビームの入射角選定が
必要となる。更にイオンビームミーリングを行う場合、
被処理物間又は単一の被処理物内でのエツチング誤差を
最小にするためにウェーハ支持体を回転するのが通常で
あり、更にこの支持体の冷却を実施する。
第３図（ａ）には前述の■の方法でゲート層形成予定位
置にレジストを残存した状態を示したが。
置にレジストを残存した状態を示したが。
このレジストをマスクとして最上層に位置するＴｉ層を
イオンミーリングすると、このレジスト側壁にＴｉが再
付着してパターニング幅が広がり、更にその下地である
Ａｕ層のイオンミーリング工程時にこの再付着膜が成長
し、バターニング工程終了時にはツノ状の付着膜が残っ
た。この状態を第３図（ｂ）に示した。 この付着膜は
Ａｕ及びＴｉが存在したものでこのレジスト除去時にも
溶除されない。又ＴｉのイオンミーリングをＲＩＥ法に
置き換える方法も想定されるが、現在のレジストでは選
択比が充分採れず採用が困難である。この付着膜の存在
はＧａＡｓ ＦＨＴの最終保護膜として堆積するＰＳＧ
又は集積回路を構成する際必要となる多層配線用層間絶
縁膜のピンホールの基となるし、微細パターン用線幅の
増大をもたらす難点を生じる。
イオンミーリングすると、このレジスト側壁にＴｉが再
付着してパターニング幅が広がり、更にその下地である
Ａｕ層のイオンミーリング工程時にこの再付着膜が成長
し、バターニング工程終了時にはツノ状の付着膜が残っ
た。この状態を第３図（ｂ）に示した。 この付着膜は
Ａｕ及びＴｉが存在したものでこのレジスト除去時にも
溶除されない。又ＴｉのイオンミーリングをＲＩＥ法に
置き換える方法も想定されるが、現在のレジストでは選
択比が充分採れず採用が困難である。この付着膜の存在
はＧａＡｓ ＦＨＴの最終保護膜として堆積するＰＳＧ
又は集積回路を構成する際必要となる多層配線用層間絶
縁膜のピンホールの基となるし、微細パターン用線幅の
増大をもたらす難点を生じる。
本発明は上記難点を除去した新規な化合物半導体素子の
製造方法を提供するもので、特にゲート層側壁にテーパ
がない微細な形状を得る。
製造方法を提供するもので、特にゲート層側壁にテーパ
がない微細な形状を得る。
本発明は酸化チタン層がイオンビームミーリングに対す
るマスクとして優れた特性を発揮できるとの知見により
完成されたものである。すなわち、化合物半導体基板に
複合金属層を形成後レジスト層を被覆し、ゲート層形成
予定位置に開口を設け、露出したチタン層を０２プラズ
マ又はオゾン処理等によって酸化し、この酸化チタン層
をマスクとしてイオンビームミーリングを実施する手法
を採用した。
るマスクとして優れた特性を発揮できるとの知見により
完成されたものである。すなわち、化合物半導体基板に
複合金属層を形成後レジスト層を被覆し、ゲート層形成
予定位置に開口を設け、露出したチタン層を０２プラズ
マ又はオゾン処理等によって酸化し、この酸化チタン層
をマスクとしてイオンビームミーリングを実施する手法
を採用した。
第１図（ａ）〜（ｅ）及び第２図（ａ）〜（ｅ）により
本発明を詳述する。
本発明を詳述する。
第１図（ａ）に示すようにＧａＡｓ半絶縁性基板には■
の所定領域にＳｉをイオン注入し、Ｎ型の低濃度領域で
あるチャンネル部を形成し、こＮにＴｉ−Ｉｔ■を１０
００人、 Ｎｏ層■を１０００人、 Ａｕ層（イ）を５
０００人及びＴｉＮ（５）を１０００人被着６、このＴ
ｉ層■に０ＤＵＲ１０１４（東京応化製ポジレジスト）
０を被覆し、これを第１図（ｂ）に示す０次にリソグラ
フィ工程によってゲート電極形成位置のレジスト（ｅに
開孔部■を第１図（ｃ）に示すように設けてＴｉ層０の
一部を露出する。次にＯｌを発生する紫外線にこの露出
Ｔｉｌ◎をさらして酸化チタン層■を形成させる。この
酸化チタン層（８）の形成に当っては０□アツシヤを使
用しても差支えない。次に通常の手法によりこのポジレ
ジスト層を溶除すると第１図（ｄ）の酸化チタン層■を
マスクとした形状が得られるが、これをＡｒ雰気気中前
述の複合金属層のＡｕ層（イ）及びＴｉ層（ハ）をイオ
ンビームミーリングによって除去して更にこのＴｉ −
ＡｕをマスクとしてＭｏ層（３）及びＴｉＪ層■をＲＩ
Ｅ法によって除去して線幅０．２５．のゲート層■を第
１図（、）に示すように得る。尚このイオンビームミー
リングにおける入射角はＴｉでｌＯｏＡｕで３０″〜５
０６に設定したことを付記する。
の所定領域にＳｉをイオン注入し、Ｎ型の低濃度領域で
あるチャンネル部を形成し、こＮにＴｉ−Ｉｔ■を１０
００人、 Ｎｏ層■を１０００人、 Ａｕ層（イ）を５
０００人及びＴｉＮ（５）を１０００人被着６、このＴ
ｉ層■に０ＤＵＲ１０１４（東京応化製ポジレジスト）
０を被覆し、これを第１図（ｂ）に示す０次にリソグラ
フィ工程によってゲート電極形成位置のレジスト（ｅに
開孔部■を第１図（ｃ）に示すように設けてＴｉ層０の
一部を露出する。次にＯｌを発生する紫外線にこの露出
Ｔｉｌ◎をさらして酸化チタン層■を形成させる。この
酸化チタン層（８）の形成に当っては０□アツシヤを使
用しても差支えない。次に通常の手法によりこのポジレ
ジスト層を溶除すると第１図（ｄ）の酸化チタン層■を
マスクとした形状が得られるが、これをＡｒ雰気気中前
述の複合金属層のＡｕ層（イ）及びＴｉ層（ハ）をイオ
ンビームミーリングによって除去して更にこのＴｉ −
ＡｕをマスクとしてＭｏ層（３）及びＴｉＪ層■をＲＩ
Ｅ法によって除去して線幅０．２５．のゲート層■を第
１図（、）に示すように得る。尚このイオンビームミー
リングにおける入射角はＴｉでｌＯｏＡｕで３０″〜５
０６に設定したことを付記する。
次に背景技術の欄で記載した■の方法による例を第２図
（ａ）〜（６）により説明する。第１図と同様にＧａＡ
ｓ半絶縁性基板■にはシＪットキ金属として機能するＴ
ｉ−Ｖ層■を１００ＯＡ 、ショットキバリヤ金属とし
て動作するＭ ｏ Ｍ（３を１０００人、更に低抵抗メ
タルＡｕＪｌに）を５０００人を第２図（ａ）に示すよ
うに積層する。このＡｕ層に）にはポジレジスト０ＤＯ
Ｒ１０１４（１０）を被着し、Ｄｅｅｐ ＵＶ方式のコ
ンタクト露光によって第１図（ｃ）と同様に開孔部■を
形成するがその位置はＧａＡｓ ＦＥＴのゲート層に相
当するところであり、これを第２図（ｂ）に示す０次に
ポジレジスト（１０）にＴｉＭ■１０００人を被覆する
とこの開孔部■に露出したＡｕ層（イ）にもＴｉ層が積
層しこれを第２図（ｃ）に示した。更に、ネガレジスト
（１０）を溶除するとゲート層形成予定位置にＴｉｌ■
が被着され、このＴｉ１（５）をオゾン処理もしくは０
８アツシヤで酸化して第２図（ｄ）に示すように酸化チ
タン層（ハ）を形成する。このＴｉ層の酸化ならびにこ
れをマスクとするＡｕ層のイオンビームミーリングは第
１図の例と同様であり、更に阿０層及びＴｉ−１層をＲ
ＩＥ法でエツチングするのも第１図の例と同様である。
（ａ）〜（６）により説明する。第１図と同様にＧａＡ
ｓ半絶縁性基板■にはシＪットキ金属として機能するＴ
ｉ−Ｖ層■を１００ＯＡ 、ショットキバリヤ金属とし
て動作するＭ ｏ Ｍ（３を１０００人、更に低抵抗メ
タルＡｕＪｌに）を５０００人を第２図（ａ）に示すよ
うに積層する。このＡｕ層に）にはポジレジスト０ＤＯ
Ｒ１０１４（１０）を被着し、Ｄｅｅｐ ＵＶ方式のコ
ンタクト露光によって第１図（ｃ）と同様に開孔部■を
形成するがその位置はＧａＡｓ ＦＥＴのゲート層に相
当するところであり、これを第２図（ｂ）に示す０次に
ポジレジスト（１０）にＴｉＭ■１０００人を被覆する
とこの開孔部■に露出したＡｕ層（イ）にもＴｉ層が積
層しこれを第２図（ｃ）に示した。更に、ネガレジスト
（１０）を溶除するとゲート層形成予定位置にＴｉｌ■
が被着され、このＴｉ１（５）をオゾン処理もしくは０
８アツシヤで酸化して第２図（ｄ）に示すように酸化チ
タン層（ハ）を形成する。このＴｉ層の酸化ならびにこ
れをマスクとするＡｕ層のイオンビームミーリングは第
１図の例と同様であり、更に阿０層及びＴｉ−１層をＲ
ＩＥ法でエツチングするのも第１図の例と同様である。
これらの工程を経て第２図（ｅ）の線幅０．２５．のゲ
ート層（９）が得られる。
ート層（９）が得られる。
［発明の効果〕
このようにして得られるゲート層はその側壁への再付着
膜が残らないので平滑なゲート層が得られると共にＧａ
Ａｓ基板表面に垂直な形状となりレジストのパターニン
グ寸法と変換差が少ない。従って０．２５．ｇｍ程度の
ゲート長が確実に得られる。
膜が残らないので平滑なゲート層が得られると共にＧａ
Ａｓ基板表面に垂直な形状となりレジストのパターニン
グ寸法と変換差が少ない。従って０．２５．ｇｍ程度の
ゲート長が確実に得られる。
第１図（ａ）〜（ｅ）ならびに第２図（ａ）〜（ｅ）は
本発明の工程を示す断面図、第３図（ａ）及び（ｂ）は
従来方法の工程を示す図である。
本発明の工程を示す断面図、第３図（ａ）及び（ｂ）は
従来方法の工程を示す図である。
Claims (1)
- 化合物半導体基板に金属層を被覆する工程と、異方性エ
ッチングによる速度が小さくなる他の金属層を前記金属
層に積層する工程と、前記他の金属層の所定位置を酸化
する工程と、この酸化層をマスクとして前記積層体を異
方性エッチングにより除去する工程とを具備することを
特徴とする化合物半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24299185A JPS62104177A (ja) | 1985-10-31 | 1985-10-31 | 化合物半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24299185A JPS62104177A (ja) | 1985-10-31 | 1985-10-31 | 化合物半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62104177A true JPS62104177A (ja) | 1987-05-14 |
Family
ID=17097267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24299185A Pending JPS62104177A (ja) | 1985-10-31 | 1985-10-31 | 化合物半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62104177A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5039657A (en) * | 1988-08-19 | 1991-08-13 | Regents Of The University Of Minnesota | Preparation of superconducting oxide films by reactive evaporation using ozone |
| US7109529B2 (en) * | 1998-05-13 | 2006-09-19 | Toyoda Gosei Co., Ltd. | Light-emitting semiconductor device using group III nitride compound |
| KR100978250B1 (ko) * | 2002-11-22 | 2010-08-26 | 엘지디스플레이 주식회사 | 패턴형성방법 및 이를 이용한 전기소자 제조방법 |
-
1985
- 1985-10-31 JP JP24299185A patent/JPS62104177A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5039657A (en) * | 1988-08-19 | 1991-08-13 | Regents Of The University Of Minnesota | Preparation of superconducting oxide films by reactive evaporation using ozone |
| US7109529B2 (en) * | 1998-05-13 | 2006-09-19 | Toyoda Gosei Co., Ltd. | Light-emitting semiconductor device using group III nitride compound |
| KR100978250B1 (ko) * | 2002-11-22 | 2010-08-26 | 엘지디스플레이 주식회사 | 패턴형성방법 및 이를 이용한 전기소자 제조방법 |
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