JPS62102647A - Interface circuit - Google Patents

Interface circuit

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Publication number
JPS62102647A
JPS62102647A JP60242152A JP24215285A JPS62102647A JP S62102647 A JPS62102647 A JP S62102647A JP 60242152 A JP60242152 A JP 60242152A JP 24215285 A JP24215285 A JP 24215285A JP S62102647 A JPS62102647 A JP S62102647A
Authority
JP
Japan
Prior art keywords
data
specific pattern
rom
outputs
external device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP60242152A
Other languages
Japanese (ja)
Inventor
Kazuo Wani
一夫 和仁
Tsutomu Shibayama
柴山 勤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP60242152A priority Critical patent/JPS62102647A/en
Publication of JPS62102647A publication Critical patent/JPS62102647A/en
Pending legal-status Critical Current

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Abstract

PURPOSE:To eliminate the need for a processor and to reduce a circuit scale by allowing a ROM to use to own output so as to apply the input control to itself. CONSTITUTION:A ROM 3, when a count inputted from counters 1, 2 is an even number, outputs a specific pattern not in an external device data and inputs it to a latch circuit 4. Further, a specific pattern is detected by specific pattern detection circuit 8, an FF 7 uses it as a data read pulse to read a device internal data from a data memory 6 and inputs the result to the ROM 3. The ROM 3 outputs an external device data corresponding to the device inside data and outputs it via the circuit 4 and a parallel/serial converter 5. The ROM 3 outputs a specific pattern to apply input control and repeats it to eliminate the processor thereby reducing the circuit scale.

Description

【発明の詳細な説明】 〔概要〕 装置内部データを外部装置用データに変換し、調歩同期
方式にて送出するに際し、読出専用メモリ (以下RO
Mと称す)より外部装置用データに存在しない特定パタ
ーンを出力させることにより、装置内部データを入力さ
せ、この入力により、これに対応した外部装置用データ
を出力させ、次ぎは該特定パターンを出力させることを
、次々と繰り返すようにする、所謂自分自身の出力を使
って自分自身への入力制御を行うようにすることで回路
規模を小さくしたものである。
[Detailed Description of the Invention] [Summary] When converting device internal data into data for external devices and sending it out using the start-stop synchronization method, a read-only memory (hereinafter referred to as RO) is used.
M) outputs a specific pattern that does not exist in the external device data, inputs the device internal data, outputs the corresponding external device data based on this input, and then outputs the specific pattern. The circuit scale is reduced by repeating the same operations one after another, using its own output to control the input to itself.

〔産業上の利用分野〕[Industrial application field]

本発明は、搬送装置にて、回線におけるエラー情報を集
めてプリントアウトする場合等に用いられる、搬送装置
側とプリンタ間のインタフェース回路の如く、装置内部
データを外部装置用データに変換し、調歩同期方式にて
送出するインタフェース回路の改良に関する。
The present invention converts device internal data into data for external devices, such as an interface circuit between the transportation device and a printer, which is used when collecting error information on a line and printing it out. This invention relates to the improvement of an interface circuit that transmits data in a synchronous manner.

上記インタフェース回路では回路規模が小さいことが望
ましい。
It is desirable that the circuit scale of the above interface circuit be small.

〔従来の技術と発明が解決しようとする問題点〕従来装
置内部データを外部装置用データに変換し、調歩同期方
式にて送出するインタフェース回路では、プロセッサ、
RAM、及び、各装置内部データに対応した外部装置用
データ及び実行命令用プログラムを記憶するROM等を
用い、該ROMに装置内部データを入力させるのはプロ
セッサの制御により行なっており回路規模が大きい問題
点がある。
[Prior art and problems to be solved by the invention] Conventionally, in an interface circuit that converts internal data of a device into data for an external device and sends it in an asynchronous manner, a processor,
It uses RAM, ROM, etc. that stores external device data and execution command programs corresponding to each device's internal data, and inputting the device's internal data to the ROM is performed under the control of the processor, so the circuit size is large. There is a problem.

c問題点を解決するための手段〕 上記問題点は、読出専用メモリに、各装置内部データに
対応した外部装置用データ及び外部装置用データに存在
しない特定パターンを書き込んでおき、読出専用メモリ
より該特定パターンを出力させることにより、装置内部
データを入力させ、この入力により、これに対応した外
部装置用データを出力させ、次ぎは該特定パターンを出
力させることを、次々と繰り返すようにした本発明のイ
ンタフェース回路により解決される。
Measures to Solve Problem c] The above problem can be solved by writing data for external devices corresponding to the internal data of each device and a specific pattern that does not exist in the data for external devices in read-only memory, and This book repeats the process of inputting device internal data by outputting the specific pattern, outputting data for an external device corresponding to this input, and then outputting the specific pattern. The solution is provided by the inventive interface circuit.

〔作用〕[Effect]

本発明によれば、ROMより、外部装置用データに存在
しない特定パターンを出力させることにより、装置内部
データを人力させ、この入力により、これに対応した外
部装置用データを出力させ、次ぎは該特定パターンを出
力させることを繰り返すようにする、所謂、自分自身の
出力を使って自分自身への人力制御を行うようにするこ
とで、この為のプロセッサを不要にし、回路規模を小さ
くしている。
According to the present invention, by outputting a specific pattern that does not exist in the external device data from the ROM, the internal data of the device is manually input, and by this input, the corresponding external device data is output, and then the corresponding data for the external device is output. By repeatedly outputting a specific pattern, so-called using its own output to perform manual control over itself, a processor for this purpose is unnecessary and the circuit size is reduced. .

〔実施例〕〔Example〕

第1図は本発明の実施例のインタフェース回路のブロッ
ク図、第2図は第1図の各部の波形のタイムチャートで
、(A)〜(、、T)は第1図の8〜1点に対応してい
る。第3図は第1図のROMの動作、説明図である。
FIG. 1 is a block diagram of an interface circuit according to an embodiment of the present invention, FIG. 2 is a time chart of waveforms of each part in FIG. 1, and (A) to (,, T) are points 8 to 1 in FIG. 1. It corresponds to FIG. 3 is an explanatory diagram of the operation of the ROM shown in FIG. 1.

図中1,2はカウンタ、3はROM、4はランチ回路、
5は並直列変換器、6はデータメモリ、7はフリップフ
ロップ、8は特定パターン検出回路を示す。
In the figure, 1 and 2 are counters, 3 is ROM, 4 is a launch circuit,
5 is a parallel-to-serial converter, 6 is a data memory, 7 is a flip-flop, and 8 is a specific pattern detection circuit.

ROM3の入力A、Bにはカウンタ1,2より第2図(
B)及び第3図に示す如<0.  l  2゜3.4.
・・・・のカウント値が入力する。
Inputs A and B of ROM3 are input by counters 1 and 2 as shown in Figure 2 (
B) and <0. l 2゜3.4.
The count value of ... is input.

このカウント値が偶数の時は、ROM3は第3図に示す
如く外部装置用データにない特定パターンを出力する。
When this count value is an even number, the ROM 3 outputs a specific pattern that is not included in the external device data, as shown in FIG.

この特定パターンはラッチ回路4に入力し、ラッチされ
、出力よりは第2図(H)に示す如く特定パターンを出
力する。
This specific pattern is input to the latch circuit 4 and latched, and the specific pattern is output as shown in FIG. 2(H).

一方特定パターンは、特定パターン検出回路8にて検出
され、このことにより、並直列変換器5に対し、第2図
(F)に示すクリアパルスを出力し、第2図(J)のA
に示す如く送出データをクリアさせ、又このクリアパル
スはフリップフロップ7に入力し、第2図(E)に示す
データ読み出しパルスとなり、データメモリ6より第2
図(G)及び第3図に示すエラー情報等のり室内部デー
タを読み出し、ROM3に入力させる。
On the other hand, the specific pattern is detected by the specific pattern detection circuit 8, which outputs the clear pulse shown in FIG. 2(F) to the parallel-to-serial converter 5, and
The sending data is cleared as shown in FIG.
The glue chamber internal data such as the error information shown in FIG. 3 (G) and FIG.

この入力により、ROM3は、第3図に示すこの装置内
部データに対応した外部装置用データを出力する。
In response to this input, the ROM 3 outputs external device data corresponding to this device internal data shown in FIG.

この外部装置用データはランチ回路4にてラッチされ、
出力よりは第2図(1−I )に示す、このデータが出
力され、並直列変換器5では、第2図(D)に示すクロ
ックにより直列信号に変換され、第2図(1)に示す送
信クロックにより第2図(J)のBに示す如く順次出力
される。
This external device data is latched by the launch circuit 4,
This data shown in FIG. 2 (1-I) is output from the output, and in the parallel-to-serial converter 5 it is converted into a serial signal by the clock shown in FIG. 2 (D). The signals are sequentially output as shown in B in FIG. 2 (J) using the transmission clock shown in FIG.

即ちROM3は、自分自身の出力を使って自分自身への
入力制御を行うので、この動作についてのプロセッサは
不要となり、回路規模を小さくすることが出来る。
That is, since the ROM 3 uses its own output to control the input to itself, a processor for this operation is not required, and the circuit scale can be reduced.

〔発明の効果〕〔Effect of the invention〕

以上詳細に説明せる如く本発明によれば、ROMは、自
分自身の出力を使って自分自身への入力制御を行うので
、この動作についてのプロセッサは不要となり、回路規
模を小さくすることが出来る効果がある。
As explained in detail above, according to the present invention, the ROM uses its own output to control the input to itself, so a processor for this operation is not required, and the circuit scale can be reduced. There is.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明の実施例のインタフェース回路のブロッ
ク図、 第2図は第1図の各部の波形のタイムチャート、第3図
は第1図の読出専用メモリの動作説明図である。 図において、 1.2はカウンタ、 3は読出専用メモリ、 4はランチ回路、 5は並直列変換器、 6はデータメモリ、 7はフリップフロップ、 8は特定パターン検出回路を示す。
FIG. 1 is a block diagram of an interface circuit according to an embodiment of the present invention, FIG. 2 is a time chart of waveforms of each part of FIG. 1, and FIG. 3 is an explanatory diagram of the operation of the read-only memory of FIG. 1. In the figure, 1.2 is a counter, 3 is a read-only memory, 4 is a launch circuit, 5 is a parallel-to-serial converter, 6 is a data memory, 7 is a flip-flop, and 8 is a specific pattern detection circuit.

Claims (1)

【特許請求の範囲】 装置内部データを外部装置用データに変換し、調歩同期
方式にて送出するに際し、 読出専用メモリに、各装置内部データに対応した外部装
置用データ及び外部装置用データに存在しない特定パタ
ーンを書き込んでおき、 読出専用メモリより該特定パターンを出力させることに
より、装置内部データを入力させ、この入力により、こ
れに対応した外部装置用データを出力させ、次ぎは該特
定パターンを出力させることを、次々と繰り返すように
したことを特徴とするインタフェース回路。
[Scope of Claims] When converting device internal data to external device data and transmitting it using the start-stop synchronization method, data that exists in the external device data and external device data corresponding to each device internal data in the read-only memory. By writing a specific pattern that does not work, and outputting the specific pattern from the read-only memory, the internal data of the device is input, and this input causes the corresponding data for the external device to be output, and then the specific pattern is output. An interface circuit characterized in that outputs are repeated one after another.
JP60242152A 1985-10-29 1985-10-29 Interface circuit Pending JPS62102647A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP60242152A JPS62102647A (en) 1985-10-29 1985-10-29 Interface circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP60242152A JPS62102647A (en) 1985-10-29 1985-10-29 Interface circuit

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Publication Number Publication Date
JPS62102647A true JPS62102647A (en) 1987-05-13

Family

ID=17085097

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JP60242152A Pending JPS62102647A (en) 1985-10-29 1985-10-29 Interface circuit

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