JPS62102288A - Bit map display unit - Google Patents

Bit map display unit

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Publication number
JPS62102288A
JPS62102288A JP60241443A JP24144385A JPS62102288A JP S62102288 A JPS62102288 A JP S62102288A JP 60241443 A JP60241443 A JP 60241443A JP 24144385 A JP24144385 A JP 24144385A JP S62102288 A JPS62102288 A JP S62102288A
Authority
JP
Japan
Prior art keywords
plane
bit pattern
character
display device
bits
Prior art date
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Pending
Application number
JP60241443A
Other languages
Japanese (ja)
Inventor
窪田 一美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP60241443A priority Critical patent/JPS62102288A/en
Publication of JPS62102288A publication Critical patent/JPS62102288A/en
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は1文字、図形を着色表示するビットマツプディ
スプレイ装置に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Application of the Invention] The present invention relates to a bitmap display device that displays a single character or figure in color.

〔発明の背景〕[Background of the invention]

表示画面上の少くとも一画面分を表現する全ての画素情
報をフレームメモリに格納し、該フレームメモリの記憶
内容を書き換えることができるようにして文字や図形の
表示を行うビットマツプ方式を用いたディスプレイ装置
が知られている。かカルビットマツプディスプレイ装置
においては、文字1図形(以下、これらを画像と呼ぶ)
の着色表示を行うために、各素情報を異なる原色を表わ
す複数の成分からなるものとし、通常、複数のフレーム
メモリを用いてフレームメモリごとに特定の原色成分を
格納し、各フレームメモリから読み出された原色を画素
ごとに合成して画素ごとに任意の着色を行うようにして
いる。この場合、特定の原色成分のみを記憶するフレー
ムメモリ1面分のそれぞれをプレーン(Plane)と
呼ぶことがある。
A display using a bitmap method in which all pixel information representing at least one screen on a display screen is stored in a frame memory, and the contents of the frame memory can be rewritten to display characters and figures. The device is known. In the Kalbitmap display device, one character figure (hereinafter referred to as an image)
In order to display colored images, each elemental information is made up of multiple components representing different primary colors. Usually, multiple frame memories are used to store a specific primary color component in each frame memory, and the information is read from each frame memory. The resulting primary colors are combined for each pixel, and each pixel is colored as desired. In this case, each frame memory area that stores only specific primary color components may be called a plane.

第3図はこのような着色表示を行うビットマツプディス
プレイ装置の一従来例を示すブロック図であって、1は
フレームメモリに対して文字、図形などを表わす情報の
読み書きを行う中央処理装置(以下、CPUと略記する
)、2はフレームメモリに記憶されている情報を定期的
に読み出し、表示画面の内容を更新するための制御を行
うCRT制御装置(以下、CR’l’Cと略記する)、
3はCPU 1が発生するアドレス信号、4はCRTC
2が発生するアドレス信号、5はCPU1がフレームメ
モリを読み書きする際にはアドレス信号3を、CRTC
2が表示画面更新のためにフレームメモリを読み出す際
にはアドレス信号4を選択してフレームメモリに供給す
るアドレスセレクタ、6はアドレスセレクタ5が選択し
たアドレス信号、7は表示画面上の対応する位置の画素
情報の色成分が赤色を含むか否かを表わす情報を一画面
分記憶するフレームメモリ(以下、Rプレーンと呼ぶ)
FIG. 3 is a block diagram showing a conventional example of a bitmap display device that performs such a colored display, in which 1 is a central processing unit (hereinafter referred to as a central processing unit) that reads and writes information representing characters, figures, etc. to a frame memory. , abbreviated as CPU), 2 is a CRT control device (hereinafter abbreviated as CR'l'C) that periodically reads information stored in the frame memory and performs control to update the contents of the display screen. ,
3 is the address signal generated by CPU 1, 4 is the CRTC
2 is the address signal generated, 5 is the address signal 3 when the CPU 1 reads/writes the frame memory, and the CRTC
2 is an address selector which selects the address signal 4 and supplies it to the frame memory when reading the frame memory for updating the display screen; 6 is the address signal selected by the address selector 5; 7 is the corresponding position on the display screen. A frame memory (hereinafter referred to as R plane) that stores information representing whether or not the color component of pixel information includes red for one screen.
.

8は同様に緑色成分を記憶するフレームメモリ(以下、
Gプレーンと呼ぶ)、9は青色成分を記憶するフレーム
メモリ(以下、Bプレーント呼ぶ)、10はCPU1が
フレームメモリ7〜9などの周辺装置に対して発生する
書き込みデータ、11はCPUIによるデータの書き込
みをフレームメモリ7〜8に対して選択的に行うだめの
書き込みプレーン選択レジスタ(以下、WPSと略記す
る)、12はCPU1の読み取シデータ、13はRプレ
ーン7から読み出される赤色成分データ、14はGプレ
ーン8から読み出される緑色成分データ、15はBプレ
ーン9から読み出される青色成分データ、16は各色成
分を表わすデータ信号13〜15のうち唯一つを選択し
てCPU1に供給するための読み出しプレーン選択レジ
スタ(以下、Rpsと略記する)、17はCRTC2が
発生する表示タイはフグ制御信号。18〜2Otfiフ
レームメモリ7〜9から読み出された各色成分を表わす
データ13〜15を並列−直列変換し、映像信号とする
ための並直列変換回路、21は映像を写し出すためのC
RTなどに代表される表示装置である。
8 is a frame memory (hereinafter referred to as
9 is a frame memory that stores the blue component (hereinafter referred to as B plane), 10 is write data generated by the CPU 1 to peripheral devices such as frame memories 7 to 9, and 11 is data written by the CPU 1. A write plane selection register (hereinafter abbreviated as WPS) for selectively writing to frame memories 7 to 8; 12 is read data of the CPU 1; 13 is red component data read from the R plane 7; 14 is a write plane selection register (hereinafter abbreviated as WPS); Green component data read from the G plane 8, 15 blue component data read from the B plane 9, 16 read plane selection for selecting only one of the data signals 13 to 15 representing each color component and supplying it to the CPU 1. A register (hereinafter abbreviated as Rps), 17 is a display tie generated by CRTC2 and is a puffer control signal. 18-2 A parallel-to-serial conversion circuit for converting data 13 to 15 representing each color component read from the Otfi frame memories 7 to 9 from parallel to serial to form a video signal; 21 is a C for projecting a video;
This is a display device typified by RT.

このビットマツプディスプレイ装置は、赤、緑、青の光
の三原色に対応する3面のフレームメモリ7〜9を備え
、加法混色によシ、各画素ごとに8色中1色を任意に選
択して表示することができるようにしたものである。
This bitmap display device has three frame memories 7 to 9 corresponding to the three primary colors of light, red, green, and blue, and uses additive color mixture to arbitrarily select one color out of eight colors for each pixel. It is designed so that it can be displayed.

以下、かかる従来例における文字の表示手順を第4図、
第5図を用いて説明する。
Below, the character display procedure in such a conventional example is shown in FIG.
This will be explained using FIG.

まず、黒の背景に黄色で文子“A″を描く例を笛Alv
I9田1ハでMu B8 千7.−加法混色の原理によ
ると、黄色は赤色と緑色との混色である。そこで、Rプ
レーン7及びGプレーン8の文字”A″の字画に相当す
る部分に情報があるようにし、そうでない部分では情報
がないようにし、また、Bプレーン9上の全ての部分で
は情報がないよりにしなければならない。このために、
第4図に示すように、Rプレーン7とGプレーン8には
ビツトパターンa’!i−書キ込み、Bプレーン9には
ビットパターンbを書き込む。ここでビットパターンa
、bにおける10#は原色成分をもたないことを表わし
、“1″は原色成分をもつことを表わしている。したが
って、Rプレーン7、Gプレーン8では、黄色が表示さ
れるべき文字@A′の字画に対応した部分にと、ト“1
”が格納され、他の部分にはビット”0″が格納される
。また、Gプレーン9には、全ての部分にビット10′
が格納される。
First, let's take an example of drawing Fumiko "A" in yellow on a black background.
I9 field 1ha Mu B8 1,700. -According to the principle of additive color, yellow is a mixture of red and green. Therefore, information is made to exist in the part corresponding to the stroke of the letter "A" on R plane 7 and G plane 8, and there is no information in other parts, and information is made to be present in all parts on B plane 9. I have to do it better than not. For this,
As shown in FIG. 4, the R plane 7 and the G plane 8 have bit patterns a'! i-Write, bit pattern b is written to B plane 9. Here bit pattern a
, b represents that the color has no primary color component, and "1" represents that it has a primary color component. Therefore, in R plane 7 and G plane 8, the yellow color is displayed in the part corresponding to the stroke of the character @A'.
" is stored, and bit "0" is stored in other parts. Also, in G plane 9, bit 10' is stored in all parts.
is stored.

このように、この従来例では、一般には、6つのプレー
ンが存在するため、CPU1はRプレーン7、Gプレー
ン8.8プレーン9の全てに対してビット情報の書き込
み処理を行わなければならず、この書き込み処理は各プ
レーンを切や替えて項番に行なわれ、この結果、3回の
書き込み処理が必要となる。このため、モノクロの画像
表示を行う場合に比べ、処理所要時間が3倍かかること
になるが、表示される背景の色が黒である場合には、文
字の字画に相当するビットのみを11”とするビットパ
ターンと、全ビットを“0″とするビットパターンの2
通シのビットパターンを用い、WPSMによシ、複数の
プレーンにいずれかのビットパターンを同時に書き込む
方法が行われ、処理所要時間を短縮するようにしている
。これによると、第3図のようK、黒い背景に黄色の文
字°A″を表示する場合には、Rプレーン7とGプレー
ン8に対して1文字@A″の字画に相当するビットのみ
が”1″であるビットパターンを同時に書き込み、Bプ
レーン9に対しては全てのビットが10″であるビット
パターンを書き込むことで、黒の背景に黄色で文字゛A
″を描くことができる。
In this way, in this conventional example, there are generally six planes, so the CPU 1 must perform bit information writing processing on all of the R plane 7, G plane 8, and plane 9. This writing process is performed by switching each plane according to the item number, and as a result, the writing process is required three times. For this reason, the processing time will be three times longer than when displaying a monochrome image, but if the background color to be displayed is black, only the bits corresponding to the strokes of the character will be processed by 11". There are two bit patterns: one in which all bits are “0”, and the other in which all bits are “0”.
In WPSM, a method is used in which a common bit pattern is used to simultaneously write one of the bit patterns to a plurality of planes, thereby reducing the processing time. According to this, when displaying K, a yellow character °A" on a black background as shown in Figure 3, only the bit corresponding to the stroke of one character @A" is displayed for R plane 7 and G plane 8. By writing a bit pattern that is "1" at the same time, and writing a bit pattern where all bits are 10" to B plane 9, the letter "A" is written in yellow on a black background.
” can be drawn.

以上に説明した複数のプレーンに対して同一のビットパ
ターンを同時に書き込む方法は、3プレーンを越える回
路構成においても利用できるが、文字の字画、あるいは
背景の一方が白又は黒である場合しか有効でない、しか
も、この場合でも、7レームメモリへの書き込みは一方
のビットパターンの書き込みと、他方のビットパターン
の書き込みと2回に分けて項番に行わなければならず、
1プレーン構成のモノクロ表示に対して約2倍の処理時
間を要することになる。
The method of writing the same bit pattern to multiple planes at the same time as described above can be used in circuit configurations with more than three planes, but it is only effective when one of the strokes of the character or the background is white or black. ,Moreover, even in this case, writing to the 7-frame memory must be done in two parts: writing one bit pattern and writing the other bit pattern.
Approximately twice as much processing time is required as for a monochrome display with a one-plane configuration.

次に、青の背景に赤で文字°A″を描く例を第5図を用
いて説明する。
Next, an example of drawing the letter °A'' in red on a blue background will be explained with reference to FIG.

背景を青2文字”A″の字画の部分を赤とするためには
、Rプレーン7に対して文字“A″の字画部分のみ1″
とするビットパターンaF?@込み、Gプレーン8に対
しては文字“A″ヲ書べき領域全体を”0″とするビッ
トパターンb’4書き込み、Bプレーン9に対しては文
字”A″の字画部分を”0”とし、背景部分を1″とす
るビットパターンCを書き込まなければならない。
In order to make the background blue 2 and the stroke of the letter "A" red, only the stroke of the letter "A" should be 1" for the R plane 7.
The bit pattern aF? For G plane 8, write a bit pattern b'4 that sets the entire area where the character "A" should be written as "0", and for B plane 9, write the stroke part of the character "A" as "0". Then, it is necessary to write a bit pattern C in which the background part is 1''.

従って、この例ではフレームメモリの書き込かを3回に
分けて頭番に行わなければならず、1プレーン構成のモ
ノクロ表示に対して約6倍の処理時間を要する。
Therefore, in this example, writing to the frame memory must be performed three times at the beginning, and the processing time is approximately six times longer than for a monochrome display with a one-plane configuration.

一般に、3以上のプレーン?備えて多色表示を行う場合
1字画部分のみを”1”とするビットパターン、字画部
分のみを“0″とするビットパターン、全体を1″とす
るビットパターン、全体を10”とするビットパターン
の計4通勺のビットパターンのうちの一つを選択して各
プレーンに書き込まなければならない。従って、第4図
で説明した複数プレーンに対して同一のビットパターン
を同時に書き込む方法を用いたとしても、フレームメモ
リのiき込み処理を4回に分けて項番に行わなければな
らず、モノクロ表示に比べ約4倍の処理時間を要する。
In general, 3 or more planes? When performing multi-color display, there are bit patterns in which only one stroke part is set to ``1'', bit patterns in which only the stroke part is set to ``0'', bit patterns in which the entire line is set to 1'', and bit patterns in which the entire line is set to 10''. One of the four bit patterns must be selected and written to each plane. Therefore, even if the method of simultaneously writing the same bit pattern to multiple planes as explained in Fig. 4 is used, the frame memory writing process must be divided into four times and performed according to the item number. It takes about four times as long to process compared to display.

以上に説明した従来構成による多色表示を行うビットマ
ツプディスプレイ装置では1文字の着色表示の処理所要
時間短縮に対する配慮がなさルでおらず、表示色数が増
え、表示画素数が増えて分解能が高ぐなる穆1文字の表
示速度が低下していくという大きな問題があった。
The conventional bitmap display device that performs multi-color display as described above does not take into consideration shortening the processing time required to display one character in color, and the number of display colors increases, the number of display pixels increases, and the resolution decreases. There was a major problem in that the display speed of each increasing character was decreasing.

〔発明の目的〕[Purpose of the invention]

本発明の目的は、上記従来技術の問題点を解消し1着色
画像表示を単一プレーンのモノクロ表示と同等の処理時
間で実行できるようKしたビットマツプディスプレイ装
置を提供するにある。
SUMMARY OF THE INVENTION An object of the present invention is to provide a bitmap display device which solves the problems of the prior art described above and is capable of displaying a single colored image in the same processing time as monochrome display of a single plane.

〔発明の概要〕[Summary of the invention]

上記目的を達成するため、本発明は、文字1図形の部分
2表わす情報を保持するレジスタと、背景の部分を表わ
す情報保持するレジスタと1文字。
In order to achieve the above object, the present invention provides a register that holds information representing a character 1, a part 2 of a figure, a register that holds information representing a background part, and a character.

図形を表わすビットパターンとこれらレジスタの記憶内
容とからそれぞれのプレーンに与えるべきビットパター
ンを生成する組合せゲート回路とを設け、1回の書き込
み動作で各々のプレーンに対して適正なビットパターン
?同時、並列に生成、書き込むようにした点に特徴があ
る。
A combinational gate circuit is provided that generates a bit pattern to be applied to each plane from a bit pattern representing a figure and the contents stored in these registers. The feature is that it is generated and written simultaneously and in parallel.

し発明の実施例〕 以下1本発明の実施例?図面によシ説明する。Examples of the invention] Is the following an example of the present invention? This will be explained with reference to the drawings.

第1図は本発明によるビットマップディスプレイ装置の
一実施例を示すブロック図であって、22.23.24
は各プレーンに書き込むビットパターンの字画の部分を
“1″にするか“0″にするかを示す情報を記憶する文
字色レジスタ、25.26.27は各プレーンに書き込
むビットパターンの背景(字画でない部分)の部分を“
1″にするか”0″にするかを示す情報を記憶する背景
色レジスタ、28% 29.30は各々文字色レジスタ
22.25.24と背景色レジスタ25.26.27の
記憶内容とCPU1から供給される文字の形を表わすビ
ットパターンとから各々のプレーンに入力すべきビット
パターンを発生するだめの組合せゲート回路であシ、第
3回に対応する部分には同一符号をつけている。
FIG. 1 is a block diagram showing an embodiment of a bitmap display device according to the present invention,
is a character color register that stores information indicating whether the stroke part of the bit pattern written in each plane is set to "1" or "0", and 25.26.27 is the background (stroke part) of the bit pattern written in each plane. The part that is not “
A background color register that stores information indicating whether to set it to 1" or "0", 28% 29.30 is the memory content of the character color register 22, 25, 24 and background color register 25, 26, 27 and the CPU 1, respectively. This is a combinational gate circuit that generates a bit pattern to be input to each plane from a bit pattern representing the shape of a character supplied from the circuit, and parts corresponding to the third time are given the same reference numerals.

次に、この実施例における文字の書き込み手順(i−第
7図を参照しつつ説明する。なお、以下の説明では、C
PU1の処理語長を8ビツトとするが。
Next, the character writing procedure (i-) in this embodiment will be explained with reference to FIG.
Assume that the processing word length of PU1 is 8 bits.

他の値、例えば、16ビツト、32ビツト、64ビツト
、などであっても同様であることは明らかである。
Obviously, the same applies to other values, such as 16 bits, 32 bits, 64 bits, etc.

第5図と同様に、文字”A″の字画の部分を赤、背景の
部分を青として表示する場合を例として採シ上げる。C
PU 1の処理語長?8ビット、文字”A″は表示画面
上で縦横8画素の大きさを持つものとすると、CPUI
は、1画素を1ビツトの情報で表わすことができるから
、文字“A″の表示を行なうためKは、フレームメモリ
に対して8ビツトづつ8回の書き込みを行わなければな
らない。第3図に示した従来例では、この書き込み処理
を各プレーンに対して行うだめ、計24回の書き込みが
必要である。さらに、各プレーンごとに書き込むビット
パターンが異なるため、どのプレーンにどのようなビッ
トパターンを書き込めばよいのかを判定し、しかも、各
々のプレーンに書き込むビットパターンを発生しなけれ
ばならない。
As in FIG. 5, we will take as an example a case where the stroke of the letter "A" is displayed in red and the background is displayed in blue. C
Processing word length of PU 1? 8 bits, character "A" has a size of 8 pixels in height and width on the display screen, CPUI
Since one pixel can be represented by one bit of information, in order to display the character "A", K must write eight bits each into the frame memory eight times. In the conventional example shown in FIG. 3, this write process must be performed for each plane, which requires a total of 24 writes. Furthermore, since the bit pattern to be written is different for each plane, it is necessary to determine which bit pattern should be written to which plane, and also to generate the bit pattern to be written to each plane.

この結4、単一プレーンのモノクロ表示に比べ、3倍か
ら4倍以上の処理時間を要していた。
Conclusion 4: Compared to a single plane monochrome display, the processing time was three to four times longer.

第1図に示すこの実施例では、CPLJlがフレームメ
モリ7.8,9に対して書き込み処理を行うと、組合せ
ゲート回路28.29.30によって、各プレーンに対
して供給すべきビットパターンが自動的生成され、しか
る後、これらビットパターンが各々対応するプレーンに
同時に書き込まれるため、CPU1は8ビツトづつ8回
の書き込みを行うだけでよく、しかも、プレーンごとの
ビットパターンを生成する必要もない。
In this embodiment shown in FIG. 1, when the CPLJl performs a write operation on the frame memories 7.8, 9, the bit pattern to be supplied to each plane is automatically determined by the combinational gate circuits 28, 29, 30. These bit patterns are then simultaneously written to the corresponding planes, so the CPU 1 only needs to write eight bits each eight times, and there is no need to generate a bit pattern for each plane.

このために、まずはじめに、文字色レジスタ22.25
.24及び背景色レジスタ25.26.27の設定を行
う。すなわち、いま1包成分を有することを点灯、色成
分を有しないことを消灯と表現すると1文字色レジスタ
22と背景色レジスタ25はRプレーン7に書き込むべ
きビットパターンの各々字画部分の点灯・消灯、背景部
分の点灯・消灯を制御するもので、各々”1″を書き込
めば点灯、“0″を書き込めば消灯を意味するものとす
る。同様にして1文字色レジスタ23と背景色レジスタ
26はGプレーン8に対応し1文字色レジスタ24と背
景色レジスタ27はBプレーンニ対応してお)、各々の
プレーンの文字色、背景色の点灯、消灯を制御する。
For this purpose, first of all, the text color register 22.25
.. 24 and background color registers 25, 26, and 27. In other words, if the presence of one envelope component is expressed as lighting, and the absence of a color component is expressed as off, then the 1 character color register 22 and the background color register 25 turn on and off the respective stroke parts of the bit pattern to be written to the R plane 7. , which controls lighting/extinguishing of the background part, and writing "1" in each means means lighting, and writing "0" means turning off. Similarly, the 1st character color register 23 and the background color register 26 correspond to the G plane 8, and the 1st character color register 24 and the background color register 27 correspond to the B plane 2), and the character color and background color of each plane are turned on. , to control lights out.

文字色レジスタ22.25.24及び背景色レジスタ2
5.26.27の出力は、各プレーン7゜8.9に対応
して設けた組合せゲート回路28.29.30の入力と
なる。組合せゲート回路28゜29% 30には、これ
ら文字色レジスタ22.23.24及び背景色レジスタ
25.26.27の出力の他に、CPU1が供給するビ
ットパターンが共通に入力され、これら3つの入力ビッ
ト演算によう、各々に対応するプレーン7.8.9に入
力すべきビットパターンを生成する。CPU1が供給す
るビットパターンは1文字の字画の部分に相当するビッ
トが@1″、背景の部分に相当するビットが′″0#で
あるものとするが、”1’、  @O”の対応が逆であ
ってもよい。
Text color register 22, 25, 24 and background color register 2
The outputs of 5, 26, and 27 become inputs of combinational gate circuits 28, 29, and 30 provided corresponding to each plane 7° 8.9. In addition to the outputs of these character color registers 22, 23, 24 and background color registers 25, 26, 27, a bit pattern supplied by the CPU 1 is commonly input to the combinational gate circuit 28° 29% 30, and these three For each input bit operation, bit patterns to be input to the corresponding planes 7, 8, and 9 are generated. In the bit pattern supplied by CPU 1, the bit corresponding to the stroke part of one character is @1'', and the bit corresponding to the background part is ``0#'', but there is a correspondence between "1" and @O. may be reversed.

組合せゲート回路28.29.3oにおいては。In combinational gate circuit 28.29.3o.

一方で文字色レジスタ22.23.24の出力とCPU
 1から供給されたビットパターンとの論理積が生成さ
れ、他方で背景色レジスタ25.26゜27の出力とC
PU1から供給されたビットパターンの否定(す々わち
このビットパターンに含tれる11”のビットを全て@
0′で、@0″のビットを全て“1#で置き換えたもの
)との論理積を生成し、こうして得た2つの論理積の論
理和?各々のプレーン7.8.9に書き込むべきビット
パターンとして供給する。このとき1文字色レジスタ2
2.23.24の内容が@1mであれば、CPU 1か
ら供給されたビットパターンに含まれる“1”のビット
、すなわち字画の部分に対応するビットは11′のまま
で各プレーン7.8.9に供給され1文字色レジスタ2
2.25.24の内容が“0“であれば、“0″に変更
されてから各プレーン7.8.9は供給される。背景色
レジスタ25.26.27の内容が@0″であれば、C
PU1から供給されたビットパターンに含まれる10″
のビット、すなわち背景の部分に対応するビットは10
”のままで各プレーン7.8.9に供給され、背景色レ
ジスタ25.26.27(7)内容が51”であれば、
@1″に変更されてから各プレーン7.8.9に供給さ
れる。
On the other hand, the output of text color registers 22, 23, 24 and the CPU
A logical AND with the bit pattern supplied from 1 is generated, and on the other hand, the output of the background color register 25.26°27 and C
Negation of the bit pattern supplied from PU1 (that is, all 11" bits included in this bit pattern @
0', all bits of @0'' are replaced with "1#"), and the logical sum of the two logical products obtained in this way? Each plane 7.8.9 is provided as a bit pattern to be written. At this time, 1 character color register 2
If the content of 2.23.24 is @1m, the "1" bit included in the bit pattern supplied from CPU 1, that is, the bit corresponding to the stroke part, remains 11', and each plane 7.8 .9 is supplied to 1 character color register 2
If the content of 2.25.24 is "0", it is changed to "0" before each plane 7.8.9 is supplied. If the content of background color register 25.26.27 is @0'', C
10″ included in the bit pattern supplied from PU1
, that is, the bits corresponding to the background part are 10
" is supplied to each plane 7.8.9 as is, and if the background color register 25.26.27 (7) content is 51",
@1'' and then supplied to each plane 7.8.9.

第2図に示した例では、文字色を赤とするために、Rプ
レーン7に対応する文字色レジスタ22のみに1″を設
定し、文字色レジスタ23及び24には”0″を設定す
る。壕だ、背景色を青とするために、Bプレーン9に対
応する背景色レジスタ27のみK“1”を設定し、背景
色レジスタ25.26には10″を設定する。
In the example shown in FIG. 2, in order to set the text color to red, only the text color register 22 corresponding to R plane 7 is set to 1", and the text color registers 23 and 24 are set to "0". In order to set the background color to blue, only the background color register 27 corresponding to the B plane 9 is set to K "1", and the background color registers 25 and 26 are set to 10".

この後、CPUIから文字を表わすビットパターンを書
き込むと、Rプレーン7に対しては文字の字画の部分の
みが点灯する(すなわち”1″となる)ビットパターン
が書き込まれ、Gプレーン8に対しては文字全体が消灯
する(すなわち“Q″となる)ビットパターンが書き込
まれ、Bプレーン9に対しては文字の字画の部分のみが
消灯しくすなわち“0”となる)、背景部分が点灯する
(すなわち”1″となる)ピントパターンが書き込まれ
る。この結果、表示装置21では、加法混色によシ文字
の字画部分は赤、背景部分は青となって文字が表示され
る。
After this, when a bit pattern representing a character is written from the CPUI, a bit pattern in which only the stroke of the character lights up (that is, "1") is written to R plane 7, and to G plane 8. A bit pattern is written in which the entire character is turned off (that is, it becomes "Q"), and for B plane 9, only the stroke part of the character is turned off (that is, it becomes "0"), and the background part is turned on ( In other words, the focus pattern (which becomes "1") is written. As a result, on the display device 21, the character is displayed using additive color mixture, with the stroke part of the character being red and the background part being blue.

文字色レジスタ22.23.24および背景色25.2
6.27は、1回設定されると、それ以後の色設定を変
更するまでの間は操作する必要がない。従って、1度色
設定を行った後は、単一プレーンのモノクロ表示の場合
と全く同じ処理時間で文字表示を行うことができる。
Text color register 22.23.24 and background color 25.2
6.27, once set, there is no need to perform any further operations until the color settings are changed. Therefore, once the color setting is performed, character display can be performed in exactly the same processing time as in the case of monochrome display of a single plane.

〔発明の実施例〕[Embodiments of the invention]

以上説明したように、本発明によれば、各フレームメモ
リに対するビットパターンを同時に生成して格納するこ
とができ、ビットパターン書キ込みのための処!!時I
vffを大幅に短縮できて単色表示と同程度の処理速度
で多色表示が実現できるし。
As described above, according to the present invention, bit patterns for each frame memory can be generated and stored simultaneously, and the process for writing bit patterns can be performed simultaneously. ! Time I
vff can be significantly shortened and multicolor display can be realized at the same processing speed as monochrome display.

また5文字句図形の表示処理手順も色設定以後は、単色
表示の場合と同一であるから、文字表示プログラムも単
純となって開発、維持が容易であシ、さらに、多色表示
の従来技術に比べて、わずかな部品を付加するのみであ
るから、構成の複雑化、コストアップを避けることがで
きるなど、優れた効果を得ることができる。
In addition, since the display processing procedure for five-character figures is the same as for monochrome display after color setting, the character display program is simple and easy to develop and maintain. Since only a few parts are added compared to the conventional method, it is possible to avoid complicating the structure and increasing costs, and other excellent effects can be obtained.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は本発明によるビットマツプディスプレイ装置の
一実施例を示すブロック図、第2図はこの実施例におけ
る文字表示動作を示す説明図、第3図は従来のビットマ
ツプディスプレイ装置の一例を示すブロック図、第4図
及び第5図はそれぞれこの従来技術における文字表示動
作を示す説明図である。 1・・・CPU、7.8.9・・・フレームメモリ、2
2.25.24・・・文字色レジスタ。 25.26.27・・・背景色レジスタ。 28.29.30・・・組み合せゲート回路。 代理人弁理士 小 川 勝 男(、 第 5 図
FIG. 1 is a block diagram showing an embodiment of a bitmap display device according to the present invention, FIG. 2 is an explanatory diagram showing character display operation in this embodiment, and FIG. 3 is an example of a conventional bitmap display device. The block diagram, FIG. 4, and FIG. 5 are explanatory diagrams each showing the character display operation in this prior art. 1...CPU, 7.8.9...Frame memory, 2
2.25.24...Text color register. 25.26.27...Background color register. 28.29.30...Combination gate circuit. Representative Patent Attorney Katsuo Ogawa (Figure 5)

Claims (1)

【特許請求の範囲】[Claims] 文字、図形の描画処理を行う中央処理装置と、表示装置
と、複数個のフレームメモリとを備え、該フレームメモ
リの夫々に該表示装置の一画面分の各画素における異な
る特定の色成分の有無を表わすビットからなるビットパ
ターンが格納され、該フレームメモリのそれぞれから読
み出された該ビットパターンを合成して該表示装置に供
給することにより、文字、図形の多色表示を行うように
したビットマップディスプレイ装置において、前記各フ
レームメモリごとに、所定ビット数からなる1語を格納
する第1、第2の記憶手段と、前記中央処理装置が出力
し前記表示装置で表示されるべき文字、図形の部分が“
1”背景部分が“0”のビットからなるビットパターン
を1語ずつ該第1、第2の記憶手段から読み出される出
力と論理演算する論理演算手段とを設け、前記第1の記
憶手段のうちの表示すべき文字、図形の部分が含む前記
特定の色成分に対する前記ビットパターンを格納すべき
フレームメモリに対応した第1の記憶手段のみ格納され
全ビットを“1”とし、かつ、前記第2の記憶手段のう
ちの表示すべき背景部分が含む前記特定の色成分に対す
る前記ビットパターンを格納すべきフレームに対応した
第2の記憶手段のみ格納される全ビットを“0”とする
ことにより、前記論理演算手段からそれぞれの前記フレ
ームメモリに格納すべき前記ビットパターンを同時に得
ることができるように構成したことを特徴とするビット
マップディスプレイ装置。
It includes a central processing unit that performs drawing processing of characters and figures, a display device, and a plurality of frame memories, each of which has a different specific color component in each pixel of one screen of the display device. A bit pattern consisting of bits representing the frame memory is stored, and the bit patterns read from each of the frame memories are combined and supplied to the display device, thereby displaying characters and figures in multiple colors. In the map display device, first and second storage means for storing one word consisting of a predetermined number of bits for each frame memory, and characters and figures output by the central processing unit and to be displayed on the display device. The part “
1" logical operation means for performing a logical operation on the output read out word by word from the first and second storage means on a bit pattern consisting of bits whose background portion is "0"; only the first storage means corresponding to the frame memory in which the bit pattern for the specific color component included in the character or figure portion to be displayed is stored and all bits are set to "1"; By setting all the bits stored in only the second storage means corresponding to the frame in which the bit pattern for the specific color component included in the background part to be displayed is to be stored to "0" among the storage means, A bitmap display device characterized in that the bit pattern to be stored in each of the frame memories can be simultaneously obtained from the logical operation means.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04301886A (en) * 1991-03-29 1992-10-26 Nec Corp Display control circuit

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Publication number Priority date Publication date Assignee Title
JPS58208783A (en) * 1982-05-31 1983-12-05 キヤノン株式会社 Color display
JPS59151190A (en) * 1983-02-02 1984-08-29 株式会社東芝 Pattern writing control circuit

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